KR20040019927A - 스태틱형 반도체 기억 장치 및 그 제어 방법 - Google Patents

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KR20040019927A
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 액세스 속도를 저하시키는 일 없이, 스탠바이 모드시의 누설 전류를 삭감하는 스태틱형 반도체 기억 장치 및 그 제어 방법을 제공하는 것을 목적으로 한다.
전원선과 접속되는 p형 MOS·FET(30)는 온됨으로써, 비트선(BL, XBL)을 프리차지한다. NOR 회로(20) 및 인버터(21)가 생성하는 프리차지 해제 신호(Φ)는 스탠바이 모드의 기간은 p형 MOS·FET(30)를 오프하여 비트선(BL, XBL)을 플로팅 상태로 하고, 판독 모드 및 기록 모드의 기간은 p형 MOS·FET(30)을 온하여 비트선(BL, XBL)을 프리차지하는 프리차지 제어를 행한다.

Description

스태틱형 반도체 기억 장치 및 그 제어 방법 {STATIC SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CONTROLLING THE SAME}
본 발명은 스태틱형 반도체 기억 장치 및 그 제어 방법에 관한 것이다.
종래의 스태틱형 반도체 기억 장치로서는, SRAM(스태틱 랜덤 액세스 메모리)가 대표적이다. 도 3은 종래의 SRAM의 메모리 셀 어레이를 도시한 도면이다. 도 3에 도시한 바와 같이, 한 쌍의 비트선(BL, XBL)에 n개의 메모리 셀 CELL0, 메모리 셀 CELL1, …메모리 셀 CELLn(이하, 메모리 셀 CELL이라 함)이 접속되어 있다. 또한, 비트선(BL, XBL)은 각각 프리차지용 p형 MOS·FET(51)를 통해 전원 전압(Vdd)에 접속되어 있다. 이 p형 MOS·FET(51)의 게이트 단자에는 프리차지 해제 신호(Φ)의 신호선이 접속되어 있고, 프리차지 해제 신호(Φ)에 의해 p형 MOS·FET(51)의 온/오프가 제어되어 있다. 또한, 비트선(BL)과 비트선(XBL)은 상보적인 관계에 있다.
또한, 메모리 셀 CELL은 6개의 트랜지스터에 의해 구성되어 있다. 그 중의 4개의 트랜지스터는 2개의 p형 MOS·FET(52a)와 2개의 n형 MOS·FET(52b)에 의해 데이터를 유지하는 데이터 래치 회로가 구성되고, 나머지 2개의 n형 MOS·FET(53)가 각각 비트선(BL, XBL)과 데이터 래치 회로와의 접속을 제어한다. 또한, 이 비트선(BL, XBL)과의 접속을 제어하는 n형 MOS·FET(53)의 게이트 단자에는 각각 워드선(WL0, WL1, …WLn)이 접속되고, 이 워드선(WL)의 신호에 의해 n형 MOS·FET(53)는 온/오프를 행한다. 또한, 전술한 SRAM에는 스탠바이 모드, 기록 모드, 판독 모드가 있다. 또한, 스탠바이 모드란, 메모리 셀에 대하여 데이터의 기록도 판독도 하지 않은 상태를 말한다.
여기서, 전술한 데이터 래치 회로의 구성의 상세한 내용에 대해서 설명한다. 2개의 p형 MOS·FET(52a)는 각각 전원 전압을 공급하는 전원선과 노드(A, B) 사이에 접속된다. 또한, 2개의 n형 MOS·FET(52b)는 각각 노드(A, B)와 그라운드 사이에 접속된다. 또한, 각각의 p형 MOS·FET(52a)와 n형 MOS·FET(52b)의 게이트 단자 및 드레인 단자는 상호 접속되어 인버터를 형성하고 있다. 또한, 서로의 게이트 단자의 상호 접속점과 드레인 단자의 상호 접속점(노드 A, B)도 접속되어 있다. 이상의 구성에 의해 데이터 래치 회로를 구성하고 있다.
도 4는 도 3에 도시된 메모리 셀 어레이의 동작을 도시하는 파형도이다. 시각 t70에 있어서, SRAM은 판독 모드로서, 비트선(BL)과 비트선(XBL)은 각각 p형 MOS·FET(51)가 온됨으로써 하이 레벨로 유지되어 있다. 다음에, 시각 t71에 있어서, 프리차지 해제 신호(Φ)가 하이 레벨이 되고 비트선(BL, XBL)의 프리차지가 해제된다. 그것과 동기하여 액세스 대상의 메모리 셀 CELL의 워드선(WL)이 하이 레벨이 됨으로써 리드 동작(판독 모드일 때)이 행해진다. 또한, 도 4에 있어서 비트선(BL, XBL)의 전위 변화는 리드 동작을 나타내고 있다.
다음에, 시각 t72에 있어서, 리드 동작이 종료되면, SRAM은 스탠바이 모드로 변화되어 프리차지 해제 신호(Φ)가 로우 레벨이 되고 비트선(BL, XBL)의 프리차지가 개시된다. 또한, 라이트 동작(기록 모드일 때)에 있어서의 각 신호의 파형은 전술한 리드 동작에 있어서의 신호의 파형에 대하여, 비트선(BL, XBL)의 전위 변화만이 다르다.
전술한 SRAM에 있어서, 스탠바이 모드일 동안, 비트선(BL, XBL)이 하이 레벨로 유지되어 있음으로써, 비트선(BL) 또는 비트선(XBL)으로부터 메모리 셀 CELL로의 누설 전류가 발생한다고 하는 문제점이 있다.
예컨대, 도 3의 메모리 셀 CELL0에 있어서, 데이터 래치 회로의 우측의 노드(A)가 로우 레벨을 유지하고 있는 것으로 한다. 또한, 이 노드(A)는 트랜지스터(53)를 통해 비트선(XBL)에 접속되어 있다. 스탠바이 모드일 동안은 비트선(XBL)이 프리차지되어 하이 레벨이기 때문에, 비트선(XBL)으로부터 노드(A)로 누설전류(Ioff)가 흘러 버린다. 덧붙여서 말하면, 좌측의 노드(B)에서는 트랜지스터(53)의 양 단자(소스 단자, 드레인 단자) 모두가 하이 레벨이기 때문에 누설 전류는 흐르지 않는다. 또한, 메모리 셀 CELLn에 나타낸 바와 같이, 노드(B)가 로우 레벨을 유지하고 있는 경우는, 비트선(BL)으로부터 노드(B)로 누설 전류(Ioff)가 흘러 버린다.
이상으로 설명한 바와 같이, 모든 메모리 셀 CELL이 유지하고 있는 데이터에 따라 비트선(BL) 또는 비트선(XBL)로 누설 전류(Ioff)를 흐르게 한다. 즉, 도 3에서는 비트선(BL, XBL)에 n개의 메모리 셀 CELL이 접속되어 있기 때문에, 합계하면 Ioff×n의 누설 전류가 흐르게 된다. 이상에 나타낸 SRAM이 휴대전화와 같은 스탠바이 시간이 매우 장시간에 이르는 기기에 이용된 경우에는, 비트선(BL, XBL)은 항상 하이 레벨로 프리차지되고, 누설 전류가 계속해서 흘러버린다.
전술한 SRAM에 있어서, 스탠바이 모드에 있어서의 메모리 셀 CELL의 누설 전류를 작게 하는 수법으로서, 비트선(BL, XBL)을 플로팅 상태로 하는 방법이 있다. 도 5는 도 3의 SRAM에 있어서 스탠바이 모드시에 비트선(BL, XBL)을 플로팅 상태로 하는 수법에 의한 파형예를 도시하는 도면이다. 이 수법에서는, 우선, 시각 t80에 있어서, SRAM은 판독 모드로서 메모리 셀 CELL로 액세스하지 않을 때이기 때문에, 프리차지 해제 신호(Φ)를 하이레벨로 함으로써, 비트선(BL, XBL)을 플로팅 상태로 하고 있다.
다음에, 시각 t81에 있어서, 메모리 셀 CELL로 액세스 전에 프리차지 해제 신호(Φ)를 로우 레벨로 하여 비트선(BL, XBL)을 프리차지한다. 또한, 프리차지 해제 신호(Φ)를 로우 레벨로 하강하는 타이밍은 도 5에 도시된 바와 같이 클록 신호의 하강(상승이라도 좋음)에 따른 것이다.
다음에, 시각 t82에 있어서, 프리차지 해제 신호(Φ)를 하이 레벨로 하는 동시에 워드선(WL)을 하이 레벨로 하여 메모리 셀 CELL에 액세스한다. 이상으로 나타낸 바와 같이, 판독 모드 기간에 있어서도 메모리 셀 CELL로 액세스하지 않을 때에는 비트선(BL, XBL)은 플로팅으로 하여 누설 전류를 삭감한다. 또한, 액세스할 때에는 메모리 셀 CELL의 액세스 전에 비트선(BL, XBL)을 프리차지한 후에, 메모리 셀 CELL에 액세스를 행한다.
다음에, 시각 t83에 있어서, SRAM이 스탠바이 모드가 되어 워드선(WL)을 로우 레벨로 하고, 비트선(BL, XBL)을 플로팅 상태로 한다. 또한, 도 5에 도시된 시각 t81로부터 시각 t82까지의 시간 Ta는 비트선(BL, XBL)을 프리차지하기 위해서 필요한 시간이다. 도 5에 도시된 바와 같이 워드선(WL)은 클록 신호의 하강으로부터 시간 Ta만큼 지연되어 하이 레벨로 상승한다. 또한, 프리차지 해제 신호(Φ)는 시간 Ta만큼 로우 레벨을 유지한 후에 하이 레벨로 상승한다.
전술한 바와 같이, 비트선(BL, XBL)이 플로팅 상태로서 임의의 전위를 취한다고 하면, 비트선(BL, XBL)과 메모리 셀 CELL 사이에 이하에 나타내는 누설 전류가 흐른다. 그것은, 비트선(BL, XBL)으로부터 전술한 A 노드, B 노드에 있어서 전위가 낮은 쪽(이하, 로우 노드라 함)으로 흐르는 누설 전류 Ioff_L(VBL)과, 전술한 A 노드, B 노드에 있어서 전위가 높은 쪽(이하, 하이 노드라 함)으로부터 비트선(BL, XBL)으로 흐르는 누설 전류 Ioff_H(VBL)이다. 이들 누설 전류와비트선(BL, XBL) 전위의 의존성은 도 6과 같아진다{VBL은 비트선(BL, XBL)의 전위}.
도 6에 도시된 바와 같이, 비트선(BL, XBL)으로부터 로우 노드로 흐르는 누설 전류 Ioff_L(VBL)은 VBL이 낮을수록 작아진다. 반대로, 하이 노드로부터 비트선(BL, XBL)으로 흐르는 누설 전류는 VBL이 높을수록 작아진다. 여기서, 비트선(BL, XBL)을 플로팅으로 하면 비트선(BL, XBL)의 전위는
Ioff_L(VBL)×(BL로 이어지고 있는 "L" 노드의 수)
=Ioff_H(VBL)×(BL로 이어지고 있는 "H" 노드의 수)
가 되는 전위 VBL=VBLo로 안정된다.
어떤 비트선으로 이어지는 n개의 메모리 셀 CELL 중 m개가 하이 노드, (n-m)개가 로우 노드라고 하면, 누설 전류는
m ×Ioff_L(VBLo)+(n-m) ×Ioff_L(VXBLo)
가 되고, 이것이 최소치이다. 즉, 비트선(BL, XBL)을 플로팅 상태로 하면, 메모리 셀 CELL이 유지하는 데이터에 의해 가장 누설 전류가 적은 상태에서 비트선(BL, XBL)의 전위가 안정된다.
전술한 누설 전류를 작게 하는 수법은 비트선(BL, XBL)을 플로팅하기 위한 프리차지 해제 신호(Φ) 및 워드선(WL)의 선택 신호를 클록 신호에 기초하여 생성하고 있다. 즉, 클록 신호의 변화에 따라 시각 t81에서 프리차지 해제 신호(Φ)를 로우 레벨로 하여 비트선(BL, XBL)을 프리차지하고, 다음에 시각 t82에서워드선(WL)을 하이 레벨로 한다. 그러나, 이 시각 t81로부터 시각 t82까지의 비트선(BL, XBL)의 프리차지에 필요한 시간이 액세스 속도의 고속화를 방해하고 있다고 하는 문제가 있다.
본 발명은 전술한 사정을 고려하여 이루어진 것으로, 액세스 속도를 저하시키는 일 없이, 스탠바이 모드시의 누설 전류를 삭감하는 스태틱형 반도체 기억 장치 및 그 제어 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 일 실시 형태인 SRAM과, SRAM의 제어 회로를 구비하는 반도체 장치의 개략 구성을 도시하는 블록도.
도 2는 도 1에 도시된 SRAM(4) 및 반도체 장치(1)의 동작을 도시하는 파형도.
도 3은 종래의 SRAM의 메모리 셀 어레이를 도시하는 도면.
도 4는 도 3에 도시된 메모리 셀 어레이의 동작을 도시하는 파형도.
도 5는 도 3의 SRAM에 있어서 스탠바이 모드시에 비트선(BL, XBL)을 플로팅 상태로 하는 수법에 의한 파형예를 도시하는 도면.
도 6은 도 3의 SRAM에 있어서의 비트선으로부터 메모리 셀로의 누설 전류와 비트선의 전위의 의존성을 도시하는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 장치
2 : 클록 생성 회로
3 : 제어 신호 생성 회로
4, 5, 6 : SRAM(스태틱형 반도체 기억 장치)
7 : 신호 처리 회로
8 : 데이터 버스
10 : 입출력 회로
11 : 내부 클록·제어 신호 생성 회로
12 : 메모리 제어 회로
13 : 메모리 셀 어레이
20 : NOR 회로
21, 22 : 인버터
30 : p형 MOS·FET(프리차지용 트랜지스터)
31 : 메모리 셀
BL, XBL : 비트선
WL0, …WLn : 워드선
본 발명은 전술한 과제를 해결하기 위해 이루어진 것으로, 본 발명에 따른 스태틱형 반도체 기억 장치 및 그 제어 방법에 있어서는, 온함으로써 비트선을 프리차지하는 프리차지 수단을 구비하여 스탠바이 모드의 기간은 프리차지 수단을 오프하고, 판독 모드 및 기록 모드의 기간은 프리차지 수단을 온하는 프리차지 제어를 행하는 것을 특징으로 한다.
이에 따라, 본 발명에 따른 스태틱형 반도체 기억 장치 및 그 제어 방법에 있어서는, 스탠바이 모드의 기간은 프리차지 수단을 오프하여 비트선을 플로팅 상태로 할 수 있기 때문에 누설 전류를 삭감할 수 있다. 또한, 판독 모드 및 기록 모드의 기간은 액세스가 아닌 기간은 프리차지 수단을 항상 온할 수 있다. 즉, 액세스가 아닌 기간에 프리차지가 끝나고 있기 때문에, 액세스의 기간이 개시되면 즉시 판독 동작 또는 기록 동작을 행할 수 있다. 이상에 의해, 액세스 속도를 저하시키는 일 없이, 스탠바이 전류를 삭감할 수 있다.
이하, 발명의 실시 형태를 설명한다.
우선, 본 발명의 일 실시 형태인 SRAM(스태틱 랜덤 액세스 메모리)과, SRAM의 제어 회로를 구비하는 반도체 장치의 개략 구성에 대해서 도면을 이용하여 설명한다.
도 1은 본 발명의 일 실시 형태인 SRAM과, SRAM의 제어 회로를 구비하는 반도체 장치의 개략 구성을 도시하는 블록도이다.
도 1에 있어서, 부호 1은 반도체 장치로서, 복수의 SRAM을 이용하여 클록 신호에 동기한 신호 처리를 행한다. 또한, 반도체 장치(1)는 예컨대 시스템 LSI(Large-Scale Integrated Circuit) 등이다. 2는 클록 생성 회로로서, 반도체 장치(1)내로 신호 처리 타이밍의 기준이 되는 클록 신호(CK)를 공급한다. 3은 제어 신호 생성 회로로서, 클록 생성 회로(2)가 생성하는 클록 신호(CK)를 기초로, 반도체 장치(1)내를 제어하는 여러 가지 제어 신호를 생성한다. 구체예를 나타내면, 제어 신호 생성 회로(3)는 반도체 장치(1)가 구비하는 SRAM(4, 5)의 스탠바이 모드를 제어하는 제어 신호(동작 모드 제어 신호; SM)를 출력한다. 이 제어 신호(SM)는 하이 레벨에서 SRAM(4, 5)을 스탠바이 모드로 제어하고, 로우 레벨에서 SRAM(4, 5)을 판독 모드 또는 기록 모드로 제어한다.
4, 5, 6은 SRAM으로서, 클록 생성 회로(2)가 출력하는 클록 신호(CK)를 타이밍의 기준으로 하여 동작하고, 반도체 장치(1)내에서 처리하는 데이터를 저장한다. 또한, SRAM(4, 5)에는 제어 신호 생성 회로(3)가 출력하는 제어 신호(SM)가 입력된다. 또한, SRAM(4)의 내부 구성의 상세한 내용에 대해서는 후술한다. 7은 신호 처리 회로로서, SRAM(4, 5, 6)과 데이터의 교환을 행하고, 그 데이터의 신호 처리를행한다. 8은 데이터 버스로서, 반도체 장치(1)에 있어서, SRAM(4, 5, 6)과 신호 처리 회로(7) 사이에서 교환되는 데이터를 전달한다.
이상의 구성에 의해 반도체 장치(1)는 클록 생성 회로(2)가 생성하는 클록 신호(CK)에 동기한 신호 처리를 SRAM(4, 5, 6) 및 신호 처리 회로(7)를 이용하여 행한다. 또한, SRAM(4, 5)에 액세스를 행하지 않는 기간은 제어 신호(SM)를 하이 레벨로 하고, SRAM(4, 5)을 스탠바이 모드로 한다.
다음에, SRAM(4)의 내부 구성의 개략에 대해서 설명한다.
10은 입출력 회로로서, 데이터 버스(8)를 통해 SRAM(4)에 입출력되는 데이터를 처리한다. 11은 내부 클록·제어 신호 생성 회로로서, SRAM(4)내에서의 신호 처리 타이밍의 기준이 되는 클록 신호(SCK)를 생성하는 기능이나, 비트선(BL, XBL)의 프리차지 제어를 행하는 비트선 제어 신호(통상 프리차지 제어 신호; EQ)를 생성하는 기능(내부 제어 신호 생성 수단)이나, 워드선의 선택을 제어하는 워드선 선택 신호(WLDEC)를 생성하는 기능(워드선 선택 수단)을 적어도 갖는다. 또한, 비트선 제어 신호(EQ)나, 워드선 선택 신호(WLDEC)의 구체적인 파형예에 대해서는 후술한다.
12는 메모리 제어 회로로서, 내부 클록·제어 신호 생성 회로(11)로부터의 클록 신호(SCK)나 제어 신호(비트선 제어 신호 EQ, 워드선 선택 신호 WLDEC 등)를 기초로 후술하는 메모리 셀 어레이(13)에 있어서의 판독 동작이나 기록 동작의 제어를 행한다. 본 실시 형태에 있어서는, 메모리 제어 회로(12)는 NOR 회로(20)와, 인버터(21)와, 복수의 인버터(22)를 적어도 구비한다.
NOR 회로(20)의 한쪽 입력 단자에는 제어 신호 생성 회로(3)가 출력하는 제어 신호(SM)가 입력되고, 다른 쪽 입력 단자에는 내부 클록·제어 신호 생성 회로(11)가 출력하는 비트선 제어 신호(EQ)가 입력된다. 또한, NOR 회로의 출력 단자는 인버터(21)의 입력 단자에 접속된다. 인버터(21)의 출력 단자는 후술하는 p형 MOS·FET(프리차지 수단; 30)의 게이트 단자에 접속된다. 이상으로 나타낸 NOR 회로(20)와 인버터(21)의 구성(프리차지 제어 수단)에 의해 제어 신호(SM)와 비트선 제어 신호(EQ)를 기초로 프리차지 해제 신호(Φ; 제어 신호)를 인버터(21)의 출력 단자로부터 출력한다. 또한, 인버터(22)의 입력 단자에는 내부 클록·제어 신호 생성 회로(11)가 출력하는 워드선 선택 신호(WLDEC)가 입력되고, 출력 단자에는 후술하는 워드선(WL)이 접속된다.
13은 메모리 셀 어레이로서, 한 쌍의 비트선(BL, XBL)에 n개의 메모리 셀(31)이 접속되어 있다. 또한, 비트선(BL, XBL)은 각각 프리차지용 p형 MOS·FET(프리차지용 트랜지스터; 30)를 통해 전원 전압에 접속되어 있다. 이 p형 MOS·FET(30)의 게이트 단자에는 프리차지 해제 신호(Φ)의 신호선이 접속되어 있고, 프리차지 해제 신호(Φ)에 의해 p형 MOS·FET(30)의 온/오프가 제어되어 있다.
또한, 메모리 셀 어레이(13)의 구성은 메모리 셀 어레이(13)의 각 열에 대응하여 설치된 한 쌍의 비트선(BL, XBL)과, 메모리 셀 어레이(13)의 각 행에 대응하여 설치된 워드선(WL)이 각 메모리 셀(M)에 접속되어 있고, 도 3에 도시된 메모리 셀 어레이와 동일한 구성이다. 즉, 메모리 셀(31)의 회로 구성은 도 3에 도시된 메모리 셀 CELL과 동일하여 설명을 생략한다. 또한, 메모리 셀(31)과 비트선(BL,XBL)과의 접속이나, 워드선(WL)의 접속도 도 3에 도시된 구성과 동일하여 설명을 생략한다. 또한, SRAM(5)도 전술한 SRAM(4)과 동일한 구성이다.
또한, 제어 신호 생성 회로(3)가 출력하는 제어 신호(SM)로서는, 예컨대 반도체 장치(1)내에서 이용되고 있는 스탠바이 제어 신호가 있으면, 이것을 이용하여도 좋다. 본 실시 형태에 있어서는, 전술한 바와 같이 제어 신호(SM)는 반도체 장치(1)에 탑재된 SRAM(4, 5)에 액세스할 필요가 없는 기간(스탠바이 모드)은 하이 레벨, 액세스하는 기간(통상 동작 모드)은 로우 레벨이 된다.
다음에, 도 1에 도시된 SRAM(4) 및 반도체 장치(1)의 동작에 대해서 설명한다.
도 2는 도 1에 도시된 SRAM(4) 및 반도체 장치(1)의 동작을 도시하는 파형도이다. 또한, 도 2에 있어서, 시각 t4 이전은 통상 동작 모드(판독 모드 또는 기록 모드)이며, 시각 t4 이후가 스탠바이 모드인 것으로 한다. 우선, 시각 t1에 있어서, 통상 동작 모드이기 때문에 제어 신호(SM)는 로우 레벨이고, 비트선 제어 신호(EQ)는 로우 레벨이다. 이에 따라, 프리차지 해제 신호(Φ)는 로우 레벨이고 p형 MOS·FET(30)가 온되기 때문에, 비트선(BL, XBL)은 프리차지되어 하이 레벨이다. 또한, 메모리 셀(31)로의 액세스 전이기 때문에 워드선(WL)은 로우 레벨이다. 이상으로 나타낸 바와 같이, 통상 동작 모드에 있어서는, 제어 신호(SM)는 비트선(BL, XBL)을 항상 프리차지하도록 p형 MOS·FET(30)를 제어한다.
다음에, 시각 t2에 있어서, 내부 클록·제어 신호 생성 회로(11)는 메모리 셀(31)로의 액세스를 개시하기 때문에, 비트선 제어 신호(EQ)를 하이 레벨로 상승한다. 이에 따라, 프리차지 해제 신호(Φ)는 하이 레벨로 변화되어 p형 MOS·FET(30)가 오프되기 때문에, 비트선(BL, XBL)으로의 프리차지가 해제된다. 또한, 내부 클록·제어 신호 생성 회로(11)는 워드선 선택 신호(WLDEC)에 의해 액세스하는 메모리 셀(31)에 접속된 워드선(WL)을 선택한다. 이에 따라, 선택된 워드선(WL)은 하이 레벨로 상승한다. 이상에 의해, 비트선(BL, XBL)을 통해 선택된 메모리 셀(31)에 대하여 데이터의 판독(리드 처리)이나, 데이터의 기록(라이트 처리)을 행한다.
다음에, 시각 t3에 있어서, 내부 클록·제어 신호 생성 회로(11)는 메모리 셀(31)로의 액세스를 종료하기 위해서, 비트선 제어 신호(EQ)를 로우 레벨로 하강한다. 이에 따라, 프리차지 해제 신호(Φ)는 로우 레벨로 하강 p형 MOS·FET(30)가 온되기 때문에, 비트선(BL, XBL)은 프리차지되어 하이 레벨이 된다. 또한, 내부 클록·제어 신호 생성 회로(11)는 워드선 선택 신호(WLDEC)에 의해 액세스를 종료하는 메모리 셀(31)에 접속된 워드선(WL)을 비선택으로 한다. 이에 따라, 비선택으로 된 워드선(WL)은 로우 레벨로 하강한다. 이상으로 나타낸 바와 같이, 통상 동작 모드에 있어서는 선택된 메모리 셀(31)로의 액세스를 개시하기 전에, 프리차지 해제 신호(Φ)는 로우 레벨로 하강하고, 비트선(BL, XBL)이 프리차지되어 있기 때문에, 클록 신호(SCK)의 변화 후 즉시 선택한 워드선(WL)을 하이 레벨로 상승하여 메모리 셀(31)로 액세스할 수 있다.
다음에, 시각 t4에 있어서, SRAM(4)을 스탠바이 모드로 하기 위해서, 제어 신호 생성 회로(3)가 제어 신호(SM)를 하이 레벨로 상승한다. 이에 따라, 프리차지해제 신호(Φ)는 하이 레벨로 변화되어 p형 MOS·FET(30)가 오프된다. 이 때문에, 비트선(BL, XBL)으로의 프리차지가 해제되고, 비트선(BL, XBL)이 플로팅 상태가 된다. 이상으로 나타낸 동작에 의해 SRAM(4)은 비트선(BL, XBL)을 플로팅 상태로 함으로써, 누설 전류를 삭감할 수 있다.
이상으로 설명한 바와 같이, 시각 t4 이전까지의 통상 동작 모드시에는 도 4에 도시된 종래의 동작과 동일하며, 메모리 셀(31)로의 액세스가 종료되면 프리차지 해제 신호(Φ)는 로우 레벨이 되고, 비트선(BL, XBL)이 프리차지된다. 따라서, 다음에 메모리 셀(31)로 액세스할 때에는 이미 비트선(BL, XBL)은 하이 레벨로 프리차지되어 있고, 도 6에 도시된 종래와 같이 클록 신호(SCK)의 변화 후에 프리차지하는 시간 Ta가 필요 없다. 이에 따라, 반도체 장치(1)는 SRAM(4)으로의 액세스 시간을 고속화할 수 있다.
또한, SRAM(4)이 스탠바이 모드가 되었을 때에는 제어 신호(SM)가 하이 레벨이 되고, 비트선(BL, XBL)은 플로팅 상태가 된다. 또한, 스탠바이 모드시에 비트선(BL, XBL)으로부터 메모리 셀(31)로 흐르는 누설 전류를 도 4에 도시된 종래의 동작에 비하여 삭감할 수 있다.
또한, 전술한 실시 형태에 있어서는, SRAM을 나타내었지만, 이것에 한정되지 않고 본 실시 형태는 스탠바이 모드일 때에 비트선의 프리차지에 의해 누설 전류가 생기는 스태틱형 반도체 기억 장치에 이용하기 적합하다.
이상, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세히 설명해 왔지만, 구체적인 구성은 이 실시 형태에 한정되지 않고, 본 발명의 요지를 일탈하지않는 범위의 설계 등도 포함된다.
이상으로 설명한 바와 같이, 본 발명에 따른 스태틱형 반도체 기억 장치 및 그 제어 방법에 있어서는, 비트선을 프리차지하는 프리차지 수단을 구비하여 스탠바이 모드의 기간은 프리차지 수단을 오프하고, 판독 모드 및 기록 모드의 기간은 프리차지 수단을 온하는 프리차지 제어를 행함으로써, 스탠바이 모드의 기간은 비트선을 플로팅 상태로 할 수 있기 때문에 누설 전류를 삭감할 수 있다. 또한, 판독 모드 및 기록 모드의 기간은 프리차지 수단을 온하기 때문에, 액세스가 아닌 기간에 프리차지를 끝나게 해 둘 수가 있어, 액세스 기간 내에 프리차지할 필요가 없다.
이에 따라, 액세스가 아닌 기간에 프리차지가 끝나고 있기 때문에, 액세스의 기간이 개시되면 즉시 판독 동작 또는 기록 동작을 행할 수 있다. 이상에 의해, 액세스 속도를 저하시키는 일 없이, 스탠바이 모드시의 누설 전류를 삭감할 수 있다. 특히, 외부로부터 입력되는 스탠바이 모드의 전환을 제어하는 제어 신호를 프리차지 제어에 이용함으로써 스태틱형 반도체 기억 장치의 내부 클록의 변화에 앞서 프리차지를 제어할 수 있다.

Claims (9)

  1. 동작 모드로서 스탠바이 모드 및 통상 동작 모드를 갖는 스태틱형 반도체 기억 장치로서,
    스태틱형 메모리 셀을 행렬형으로 배열한 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 각 행에 대응하여 설치된 워드선과,
    상기 메모리 셀 어레이의 각 열에 대응하여 설치된 한 쌍의 비트선과,
    상기 비트선을 프리차지하는 프리차지 수단과,
    상기 스탠바이 모드의 기간과 상기 통상 동작 모드의 기간을 특정하기 위해서 외부로부터 입력되는 동작 모드 신호를 기초로, 상기 프리차지 수단을 제어하는 프리차지 제어 신호를 생성하여 출력하는 프리차지 제어 수단을 구비하는 것을 특징으로 하는 스태틱형 반도체 기억 장치.
  2. 제1항에 있어서, 상기 스태틱형 반도체 장치가 시스템에 내장되어 있고, 상기 동작 모드 신호는 상기 시스템으로부터 공급되는 제어 신호인 것을 특징으로 하는 스태틱형 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 워드선을 선택하는 워드선 선택 신호를 출력함으로써 상기 메모리 셀로의 액세스를 제어하는 워드선 선택 수단과,
    상기 워드선 선택 수단이 출력하는 상기 워드선 선택 신호에 동기하여 변화되는 신호로서 상기 비트선의 프리차지를 제어하는 통상 프리차지 제어 신호를 출력하는 내부 제어 신호 생성 수단을 더 구비하고,
    상기 프리차지 제어 수단은 상기 통상 동작 모드의 기간에 있어서 상기 통상 프리차지 제어 신호를 상기 프리차지 제어 신호로서 출력하는 것을 특징으로 하는 스태틱형 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 통상 동작 모드의 기간에 있어서, 상기 프리차지 제어 수단은 상기 메모리 셀로 액세스할 때에는 상기 프리차지 수단을 온하고, 상기 메모리 셀로 액세스하지 않을 때에는 상기 프리차지 수단을 오프하는 제어 신호를 출력하는 것을 특징으로 하는 스태틱형 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 스탠바이 모드의 기간에 있어서, 상기 프리차지 제어 수단은 상기 프리차지 수단을 오프함으로써 상기 비트선을 플로팅 상태로 하는 것을 특징으로 하는 스태틱형 반도체 기억 장치.
  6. 동작 모드로서 스탠바이 모드 및 통상 동작 모드를 갖는 스태틱형 반도체 기억 장치의 제어 방법으로서,
    상기 스태틱형 반도체 기억 장치는 스태틱형 메모리 셀을 행렬형으로 배열한 메모리 셀 어레이와, 상기 메모리 셀 어레이의 각 행에 대응하여 설치된 워드선과,상기 메모리 셀 어레이의 각 열에 대응하여 설치된 한 쌍의 비트선과, 상기 비트선을 프리차지하는 프리차지 수단을 구비하고,
    상기 스탠바이 모드의 기간과 상기 통상 동작 모드의 기간을 특정하기 위해서 외부로부터 입력되는 동작 모드 신호를 기초로, 상기 프리차지 수단을 제어하는 제어 단계를 갖는 것을 특징으로 하는 스태틱형 반도체 기억 장치의 제어 방법.
  7. 제6항에 있어서, 상기 워드선을 선택하는 워드선 선택 신호를 출력함으로써 상기 메모리 셀로의 액세스를 제어하는 액세스 제어 단계와,
    상기 액세스 제어 단계에서 출력하는 상기 워드선 선택 신호에 동기하여 변화되는 신호로서 상기 비트선의 프리차지를 제어하기 위한 통상 프리차지 제어 신호를 출력하는 비트선 제어 단계를 더 가지며,
    상기 제어 단계는 상기 통상 동작 모드의 기간에 있어서 상기 비트선 제어 단계에서 출력되는 상기 통상 프리차지 제어 신호에 따라 상기 프리차지 수단을 온/오프하는 것을 특징으로 하는 스태틱형 반도체 기억 장치의 제어 방법.
  8. 제6항 또는 제7항에 있어서, 상기 통상 동작 모드의 기간에 있어서, 상기 제어 단계는 상기 메모리 셀로 액세스할 때에는 상기 프리차지 수단을 온하고, 상기 메모리 셀로 액세스하지 않을 때에는 상기 프리차지 수단을 오프하는 제어를 행하는 것을 특징으로 하는 스태틱형 반도체 기억 장치의 제어 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 스탠바이 모드의 기간에 있어서, 상기 제어 처리는 상기 프리차지 수단을 오프함으로써 상기 비트선을 플로팅 상태로 하는 것을 특징으로 하는 스태틱형 반도체 기억 장치의 제어 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8184468B2 (en) 2008-05-19 2012-05-22 Samsung Electronics Co., Ltd. Nonvolatile memory devices using variable resistive elements

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7177212B2 (en) * 2004-01-23 2007-02-13 Agere Systems Inc. Method and apparatus for reducing leakage current in a read only memory device using shortened precharge phase
KR100600056B1 (ko) * 2004-10-30 2006-07-13 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
DE102005016597B3 (de) * 2005-04-11 2006-06-29 Infineon Technologies Ag Elektronisches Bauelement mit verbesserter Vorladung
US20080285367A1 (en) 2007-05-18 2008-11-20 Chang Ho Jung Method and apparatus for reducing leakage current in memory arrays
JP2009295229A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体記憶装置
KR100968156B1 (ko) * 2008-12-05 2010-07-06 주식회사 하이닉스반도체 전원제어회로 및 이를 이용한 반도체 메모리 장치
US8351287B1 (en) * 2010-12-22 2013-01-08 Lattice Semiconductor Corporation Bitline floating circuit for memory power reduction
JP5837311B2 (ja) * 2011-03-01 2015-12-24 ローム株式会社 ドライバ及び半導体記憶装置
JP5621704B2 (ja) 2011-05-11 2014-11-12 富士通セミコンダクター株式会社 半導体記憶装置
JP5644717B2 (ja) * 2011-08-22 2014-12-24 富士通セミコンダクター株式会社 半導体記憶装置、および、ビット線の充電方法
US8824230B2 (en) * 2011-09-30 2014-09-02 Qualcomm Incorporated Method and apparatus of reducing leakage power in multiple port SRAM memory cell
CN102622965B (zh) * 2012-04-25 2015-02-25 上海大学 硅基微型显示器驱动电路
DE102017117591A1 (de) * 2017-08-03 2019-02-07 Automotive Lighting Reutlingen Gmbh Kraftfahrzeugscheinwerferanordnung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392687B1 (ko) * 1995-10-31 2003-11-28 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치
US5995431A (en) * 1997-06-11 1999-11-30 Texas Instruments Incorporated Bit line precharge circuit with reduced standby current
US6333874B2 (en) * 2000-03-30 2001-12-25 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8184468B2 (en) 2008-05-19 2012-05-22 Samsung Electronics Co., Ltd. Nonvolatile memory devices using variable resistive elements

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Publication number Publication date
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JP2004095000A (ja) 2004-03-25

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