KR20040012958A - 온도에 비례하는 전압 발전기 - Google Patents

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KR20040012958A
KR20040012958A KR10-2003-7016693A KR20037016693A KR20040012958A KR 20040012958 A KR20040012958 A KR 20040012958A KR 20037016693 A KR20037016693 A KR 20037016693A KR 20040012958 A KR20040012958 A KR 20040012958A
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티모씨 이. 피스커스
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사이프레스 세미컨덕터 코포레이션
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Abstract

바이어싱 회로(100)는 제1 회로(102) 및 제2 회로(104)를 포함한다. 제1 회로는 제1 바이어스 신호(VBIAS) 및 제2 바이어스 신호(VREF)를 발생시키도록 형성될 수 있다. 제2 바이어스 신호는 문턱 전압(118) 및 제1 저항(R)에 의해 한정될 수 있다. 제2 회로는 제1 및 제2 바이어스 신호 및 제2 저항(R1)에 응하여 제3 바이어스 신호(PCTR)를 발생시키도록 형성될 수 있다. 제3 바이어스 신호는 절대온도(PTAT)에 선형으로 비례하는 크기를 가질 수 있으며 온도에 있어서의 변화에 응하여 메모리 셀의 리프레쉬 율을 변경하도록 형성될 수 있다.

Description

온도에 비례하는 전압 발전기{PROPORTIONAL TO TEMPERATURE VALTAGE GENERATOR}
데이터(예컨대, "1" 또는 "0")는 전압 레벨로서 1T 메모리 셀에 저장된다. "1"은 누출(leakage)로 인해 감소할 수 있는 고전압 레벨로서 저장된다. "0"은 누출로 인해 증가할 수 있는 0 볼트의 전압 레벨로서 저장된다. 1T 메모리 셀은 셀에 저장되는 전압 레벨을 유지하기 위하여 주기적인 리프레쉬(refresh)를 필요로 한다. 수많은 응용에서, 메모리 칩은 리프레쉬가 일어날 때를 제어하기 위하여 링 발진기(ring oscillator)를 사용한다. 전형적인 링 발진기에 의해 발생되는 신호의 주파수는 CMOS 장치 특성 때문에 온도가 증가함에 따라서 감소한다. 그러나, 메모리 셀 누출은 온도와 함께 증가한다. 온도가 증가함에 따라서, 종래의 발진기를 사용하는 리프레쉬는 메모리 셀에 저장되는 전압 레벨을 유지하는데 필요한 것보다 덜 빈번히 발생할 수 있다. 따라서, 발진기는 보다 많은 전류를 들여서 고온 리프레쉬 율(rate)을 지원하도록 디자인될 필요가 있다.
절대온도(PTAT)에 비례하는 전압 및 전류가 온도 모니터 회로에서 사용된다. 모니터 회로는 특정 온도를 탐지하거나 온도와 함께 증가하는 전압 및/전류를 산출한다. 온도 모니터 회로는 PTAT 및 역 PTAT를 사용할 수 있고, 여기서 교차점(crossing point)은 희망 온도이다. PTAT 전압을 발생시키는 종래의 방법은 델타 Vbe 발전기 회로를 사용하는 것이다.
도1을 참조하면, 회로(10)의 블록도가 나타나 있다. 회로(10)는 PTAT 전압 VREF를 발생시킬 수 있는 델타 Vbe 발전기 회로이다. 전압 VREF는 다음 방정식 1로 설명된다.
(방정식 1)
여기서 T는 켈빈인 절대온도이고, n은 방출계수이며, k는 볼츠만 상수이고, q는 전자의 전하이며, Is는 이론 역포화전류이고, A는 다이오드(12,14) 영역(area) 중 작은 것이며, B는 다이오드(12,14) 영역의 비율이고, R은 저항기(16)의 저항(resistance)이다. 저항(R)은 일반적으로 양의 온도계수를 갖는다. 방출계수 n은 도핑 프로파일(doping profile)과 관계가 있고 다이오드(12,14)의 지수적 거동(behavior)에 영향을 준다. n 값은 정상 상태로는 1에 가깝다.
전압 VREF은 온도 T, ln(T) 및 1/R(T)에 비례한다. 또한, 전류 I는 온도에 비례하는 Vt*ln(B)/R과 동등하게 발생되는데, R이 양의 온도계수를 가지며 Vt=k*T/q이기 때문이다. 전압 VREF는 다이오드를 통하여 흐르는 밴드갭(bandgap) 전류 I와 함께 다이오드에 걸친 전압을 사용하여 발생된다. 회로(10)는 다음의 불리한 점을 갖는다: 온도와 전압 VREF 사이의 복잡한 관계(즉, 전압 VREF는 T, ln(T) 및 ln(1/R(T))의 함수이고; 전압 VREF의 값은 밴드갭 전류 I가 PVT 보상 전압을 발생시키는데 또한 사용될 때 제한되며; 그리고 전압 VREF에 관한 보다 큰 값은 보다 높은 전류 I를 필요로 한다.
본 발명은 일반적으로 전압 발전기에 관한 방법 및/또는 구조(architecture)에 관한 것이며, 보다 상세하게는 절대온도(PTAT)에 비례하는 전압 발전기에 관한 방법 및/또는 구조에 관한 것이다.
본 발명의 이와 같은 그리고 다른 목적 특징 및 이점은 다음의 상세한 설명과 부가된 청구항 및 도면으로부터 명백할 것이다; 여기서,
도1은 델타 Vbe 발전기 회로의 블록도이다.
도2는 본 발명의 바람직한 실시예의 블록도이다.
도3은 본 발명의 실시예의 블록도이다.
도4는 본 발명의 바람직한 실시예에 따른 메모리 장치의 블록도이다.
본 발명은 제1 회로 및 제2 회로를 포함하는 바이어싱(biasing) 회로와 관계가 있다. 제1 회로는 제1 바이어스 신호 및 제2 바이어스 신호를 발생시키도록 형성될 수 있다. 제2 바이어스 신호는 문턱(threshold) 전압 및 제1 저항에 의해 한정될 수 있다. 제2 회로는 제1 및 제2 바이어스 신호 및 제2 저항에 응하여 제3 바이어스 신호를 발생시키도록 형성될 수 있다. 제3 바이어스 신호는 절대온도(PTAT)에 선형으로 비례하는 크기를 가질 수 있으며 온도에 있어서의 변화에 응하여 메모리 셀의 리프레쉬 율을 변화시키도록 형성될 수 있다.
본 발명의 목적, 특징 및 이점은 절대온도(PTAT)에 비례하는 전압 발전기에 관한 방법 및/구조를 제공하는 것을 포함하며, 그것은 (i) Vt*ln(B)/R과 동등한 전류와 함께 밴드갭 기준(reference)을 사용할 수 있고, (ii) 선형 PTAT 전압 기준을 형성하기 위해 하나의 추가 저항기를 사용할 수 있으며, 및/또는 (iii) 저항기 값의 비율에 의해 스케일될 수 있는 PTAT 전압 기준을 제공할 수 있다.
도2와 관련하여, 본 발명의 바람직한 실시예에 따른 회로(100)의 블록도가 나타나 있다. 회로(100)는 온도에 비례하는 전압 발전기 회로로서 실행될 수 있다. 회로(100)는 절대온도(PTAT)에 비례할 수 있는 제1 전압 신호(예컨대, NCTR) 및 제2 전압 신호(예컨대, PCTR)를 발생시키도록 형성될 수 있다. 회로(100)는 회로(102) 및 회로(104)를 포함할 수 있다. 회로(102)는 PTAT 전류원 회로로서 실행될 수 있다. 회로(104)는 PTAT 전압 기준 회로로서 실행될 수 있다. 회로(102)는 온도 의존 기준 신호(예컨대, VREF) 및 바이어스 신호(예컨대, VBIAS)를 발생시키도록 형성될 수 있다. 신호 VREF는 온도에 따라서 선형으로 변할 수 있다. 신호 VREF는 회로(104)의 입력(106)에 나타낼 수 있다. 신호 VBIAS는 회로(104)의 입력(108)에 나타낼 수 있다. 회로(104)는 신호 VREF 및 신호 VBIAS에 응하여 신호 NCTR 및 PCTR을 발생시키도록 형성될 수 있다. 신호 PCTR은 신호 NCTR의 거울(mirror)일 수 있다.
회로(102)는 트랜지스터(110), 트랜지스터(112), 트랜지스터(116), 트랜지스터(118), 장치(120), 장치(122), 장치낼24) 및 증폭기(126)을 포함할 수 있다. 트랜지스터(110-114)는 하나 이상의 PMOS 트랜지스터로서 실행될 수 있다. 트랜지스터(116,118)는 하나 이상의 NMOS 트랜지스터로서 실행될 수 있다. 그러나, 트랜지스터의 다른 형태 및/또는 극성은 특정 적용의 디자인 표준을 충족시키도록 적절히 실행될 수 있다. 장치(120,122)는 베이스-이미터 접합 장치(base-emitter junction devices)(예컨대, 다이오드, 다이오드-연결된 트랜지스터 등)로서 실행될 수 있다. 일실시예에서, 장치(120,122)는 정방향(forward biased) 다이오드로서 실행될 수 있다. 장치(120)는 영역 A를 가질 수 있다. 장치(122)는 일반적으로 B*A(B는 정수)인 영역을 갖는다. 장치(124)는 저항성 회로로서 실행될 수 있다. 일실시예에서, 장치(124)는 선결된 저항 R을 가진 저항기로서 실행될 수 있다. 증폭기(126)는 연산 증폭기 회로로서 실행될 수 있다.
트랜지스터(112-118) 및 장치(120-124)는 델타 Vbe 발전기 회로로서 형성될 수 있다. 트랜지스터(110)의 소스(source)는 공급 전압(예컨대, VCC)에 연결될 수 있다. 노드(128)는 트랜지스터(110)의 드레인(drain)을 트랜지스터(112) 및 트랜지스터(114)의 소스와 연결하여 형성될 수 있다. 신호 VBIAS는 노드(128)에서 표시될 수 있다. 노드(130)는 트랜지스터(112)의 게이트(gate), 트랜지스터(114)의 게이트 및 드레인, 그리고 트랜지스터(118)의 드레인을 연결하여 형성될 수 있다. 신호 VREF는 노드(130)에서 표시될 수 있다. 노드(132)는 트랜지스터(116)의 드레인, 트랜지스터(116)의 드레인 및 게이트, 그리고 트랜지스터(118)의 게이트를 연결하여 형성될 수 있다. 트랜지스터(116)의 소스는 장치(120)의 제1 터미널에 연결될 수 있다. 장치(120)의 제2 터미널은 전압 공급 대지전위(ground potential)(예컨대, VSS)에 연결될 수 있다. 트랜지스터(118)의 소스는 장치(124)의 제1 터미널에 연결될 수 있다. 장치(124)의 제2 터미널은 장치(122)의 제1 터미널에 연결될 수 있다. 장치(122)의 제2 터미널은 전압 공급 대지전위 VSS에 연결될 수 있다. 일실시예에서, 장치(120,122)의 제1 터미널은 장치(120,122)의 양극(anode)에 연결될 수 있다. 일실시예에서, 장치(120,122)의 제2 터미널은 장치(120,122)의 음극(cathode)에 연결될 수 있다.
증폭기(126)의 제1 입력(예컨대, 비-반전 입력)은 노드(130)에 연결될 수 있다. 증폭기(126)의 제2 입력(예컨대, 반전 입력)은 노드(132)에 연결될 수 있다. 증폭기(126)의 출력은 트랜지스터(110)의 게이트에 연결될 수 있다. 증폭기(126)는 일반적으로 전류(예컨대, I)가 트랜지스터(112,116)를 통하도록 하여 트랜지스터(114,118)을 통하는 전류와 같도록 한다. 전류 I는 다음 방정식 2로 설명될 수 있다:낼
(방정식 2)
회로(104)는 트랜지스터(140), 장치(142), 트랜지스터(144), 트랜지스터(146), 트랜지스터(148) 및 트랜지스터(150)을 포함할 수 있다. 트랜지스터(140,148,150)은 하나 이상의 PMOS 트랜지스터로서 실행될 수 있다. 트랜지스터(144,146)는 하나 이상의 NMOS 트랜지스터로서 실행될 수 있다. 그러나, 다른 형태 및 극성 트랜지스터가 특정 적용의 디자인 표준을 충족시키도록 적절히 실행될 수 있다. 장치(142)는 저항성 회로로서 실행될 수 있다. 일실시예에서,장치(142)는 선결된 저항 R1을 가진 저항기로서 실행될 수 있다.
신호 VBIAS는 트랜지스터(140)의 소스에 나타낼 수 있다. 신호 VREF는 트랜지스터(140)의 게이트에 나타낼 수 있다. 트랜지스터(140)의 드레인은 장치(142)의 제1 터미널에 연결될 수 있다. 신호 NCTR은 트랜지스터(140)의 드레인에서 표시될 수 있다. 장치(142)의 제2 터미널은 전압 공급 대지전위 VSS에 연결될 수 있다. 트랜지스터(140)는 일반적으로 신호 VREF 및 VBIAS에 응하여 전류 I와 동등한 전류를 통과시킬 것이다. 전류 I를 저항 R1에 통과시킴으로써(I = n*Vt*ln(B)/R, n은 방출계수, B는 장치(120,122)의 다이오드 영역의 비, R은 선결된 저항, 그리고 Vt는 열적 전압), 다음 방정식 3으로 나타난 바와 같은 전압이 발생될 수 있다:
(방정식 3)
전류 I가 장치(142)로 통과될 때, ln(B)*Vt*R1/R과 동등한 전압 레벨을 갖는 신호 NCTR이 발생될 수 있다. 신호 NCTR의 전압 레벨은 일반적으로 절대온도에 비례하며 비율 R1/R을 선택하여 스케일될 수 있다.
신호 NCTR은 트랜지스터(144)의 게이트에 나타낼 수 있다. 트랜지스터(144)의 소스 및 트랜지스터(148)의 게이트는 전압 진급 대지전위 VSS에 연결될 수 있다. 트랜지스터(144)의 드레인은 트랜지스터(146)의 소스에 연결될 수 있다. 트랜지스터(146)의 게이트는 공급 전압 VCC에 연결될 수 있다. 트랜지스터(146)의 드레인은 트랜지스터(148)의 드레인에 연결될 수 있다. 트랜지스터(150)의 소스는 공급 전압 VCC에 연결될 수 있다. 노드(152)는 트랜지스터(148)의 소스를 트랜지스터(150)의 드레인 및 게이트와 연결하여 형성될 수 있다. 신호 PCTR은 노드(152)에서 표시될 수 있다. 신호 PCTR은 신호 NCTR의 거울일 수 있다.
도3과 관련하여, 회로(200)의 블록도는 본 발명의 바람직한 실시예에 따른 전압 제어 발진기(VCO)를 나타낸다. 일실시예에서, 회로(200)는 동적 메모리 장치의 리프레쉬 발진기로서 실행될 수 있다. 회로(200)는 신호 PCTR을 수신할 수 있는 입력(202), 그리고 신호 NCTR을 수신할 수 있는 입력(204)을 가질 수 있다. 회로(200)는 다수의 반전 증폭기 (지연) 단계 206a-206n을 포함할 수 있다. 일실시예에서, 단계 206a-206n은 전류 스타브드(starved) 인버터 링 발진기를 형성할 수 있다. 신호 PCTR 및 NCTR은 지연 단계 206a-206n에 관한 부하(load) 바이어스 전압으로서 실행될 수 있다. 회로(200)은 온도에 비례하는 주파수를 가진 신호(예컨대, RFRSH)를 발생시키도록 형성될 수 있다. 신호 RFRSH는 메모리의 리프레쉬를 제어하는데 사용될 수 있다. 예컨대, 신호 RFRSH는 온도 변화에 응하여 메모리의 리프레쉬 율을 변경하는데 사용될 수 있다.
회로(200)는 동적 메모리 장치의 리프레쉬 발진기로서 실행될 수 있다. 메노리 셀의 누출이 온도 증가와 함께 증가하기 때문에, 본 발명에 따른 PTAT 전압-제어 발진기가 온도가 증가하고 있을 때 보다 빈번하게 메모리 셀을 리프레쉬하는데 사용될 수 있다. 본 발명은 온도 의존 리프레싱을 제공할 수 있고 또한 온도 모니터를 요하는 어떠한 적용에도 사용될 수 있다.
도4와 관련하여, 메모리 장치(210)의 블록도가 도시되어 있다. 본 발명에 따라서 수행되는 메모리 장치(210)가 개괄적으로 도시되어 있다. 메모리장치(210)는 회로(100), 회로(200) 및 메모리의 배열(212)을 포함할 수 있다. 회로(100)는 리프레쉬 회로(200)를 제어하도록 형성될 수 있다. 리프레쉬 회로(200)는 배열(212)의 메모리 셀 상에서 리프레쉬 작용을 제어하도록 형성될 수 있다. 예컨대, 회로(100)는 회로(200)가 온도에 의존하는 메모리 배열(212)를 리프레쉬하는 비율을 변경하도록 형성될 수 있다.
본 발명이 그것의 바람직한 실시예를 참조하여 특히 나타나고 설명되는 동안에, 형태와 세부사항에 있어서 여러가지 변화가 본 발명의 사상과 범위를 벗어나지 않고 만들어질 수 있음이 당해 기술분야의 숙련된 사람들에게 이해될 것이다. 예컨대, 상수*Vt/R과 동등한 전류를 발생시키는 어떠한 회로도 PTAT 전압 기준 NCTR을 발생시키는데 사용될 수 있다.

Claims (20)

  1. 제1 바이어스 신호, 그리고 문턱 전압 및 제1 저항에 의해 한정되는 제2 바이어스 신호를 발생시키도록 형성된 제1 회로; 및
    상기 제1 및 제2 바이어스 신호 및 제2 저항에 응하여, 절대온도(PTAT)에 선형으로 비례하는 크기를 가지며 온도에 있어서의 변화에 응하여 메모리 셀의 리프레쉬 율을 변경하도록 형성되는 제3 바이어스 신호를 발생시키도록 형성된 제2 회로;를
    포함하는 바이어싱 회로.
  2. 제1항에 있어서, 상기 바이어싱 회로는 온도에 비례하는 전압 발진기를 포함하는 바이어싱 회로.
  3. 제1항에 있어서, 상기 제1 회로는
    문턱 전압에 의해 한정되며 절대온도(PTAT)에 비례하는 제1 전류를 발생시키도록 형성된 제1 전류원;
    상기 제1 PTAT 전류에 응하여, 문턱 전압, 다이오드 영역의 비 및 상기 제1 저항에 의해 한정되는 제2 PTAT 전류를 발생시키도록 형성된 제2 전류원; 및
    상기 제1 PTAT 전류 및 상기 제2 PTAT 전류를 동등하게 하도록 형성된 제어 회로;를
    포함하는 바이어싱 회로.
  4. 제1항에 있어서, 상기 제2 회로는 온도에 따라서 선형으로 변하는 PTAT 전류를 발생시키도록 형성된 전류원을 포함하는 바이어싱 회로.
  5. 제1항에 있어서, 상기 제3 바이어스 신호의 크기는 상기 제2 저항 대 상기 제1 저항의 비에 의하여 결정되는 것을 특징으로 하는 바이어싱 회로.
  6. 제1항에 있어서, 상기 제2 바이어스 신호는 밴드갭 기준 전압을 포함하는 바이어싱 회로.
  7. 제1항에 있어서, 상기 제1 회로는
    다수의 PMOS 트랜지스터를 포함하는 제1 전류 거울;
    다수의 NMOS 트랜지스터를 포함하며 상기 제1 전류 거울에 연결되는 제2 전류 거울;
    상기 제2 전류 거울에 직접 연결되는 제1 다이오드; 및
    저항기를 통하여 상기 제2 전류 거울에 연결되는 제2 다이오드;를
    포함하는 바이어싱 회로.
  8. 제1항에 있어서, 상기 제2 회로는 상기 제3 바이어스 신호에 응하여 제4 바이어스 신호를 발생시키도록 형성된 전압 거울을 더 포함하는 바이어싱 회로.
  9. 제3항에 있어서, 상기 제어 회로는 상기 제1 전류원 및 상기 제2 전류원에 연결되며 상기 제1 PTAT 전류 및 상기 제2 PTAT 전류를 동등하게 하도록 형성된 연산 증폭기를 포함하는 바이어싱 회로.
  10. 제1 바이어스 신호, 그리고 문턱 전압 및 제1 저항에 의해 한정되는 제2 바이어스 신호를 발생시키도록 형성된 제1 회로; 및
    상기 제1 및 제2 바이어스 신호 및 제2 저항에 응하여, 절대온도(PTAT)에 선형으로 비례하는 크기를 가지며 온도에 따라서 메모리 셀의 리프레쉬 율을 변경하는 하나 이상의 제3 바이어스 신호를 발생시키도록 형성된 제2 회로;를
    포함하는 전압 제어 발진기(VCO)의 온도 민감성 바이어싱을 발생시키기 위한 회로.
  11. 제10항에 있어서, 상기 하나 이상의 제3 바이어스 신호는 상기 전압 제어 발진기의 다수의 지연 단계에 부하 바이어스 전압을 제공하는 것을 특징으로 하는 전압 제어 발진기의 온도 민감성 바이어싱을 발생시키기 위한 회로.
  12. 제10항에 있어서, 상기 전압 제어 발진기는 온도에 따라서 변하는 주파수를 가진 신호를 발생시키도록 형성되는 것을 특징으로 하는 전압 제어 발진기의 온도민감성 바이어싱을 발생시키기 위한 회로.
  13. 제12항에 있어서, 상기 주파수는 온도에 따라서 선형으로 변하는 것을 특징으로 하는 전압 제어 발진기의 온도 민감성 바이어싱을 발생시키기 위한 회로.
  14. 제12항에 있어서, 상기 주파수 변화는 절대온도에 비례하는 것을 특징으로 하는 전압 제어 발진기의 온도 민감성 바이어싱을 발생시키기 위한 회로.
  15. (A) 제1 바이어스 신호를 발생시키는 단계;
    (B) 상기 제1 바이어스 신호에 응하여, 문턱 전압 및 제1 저항에 의해 한정되는 제2 바이어스 신호를 발생시키는 단계; 및
    (C) 상기 제1 및 제2 바이어스 신호 및 제2 저항에 응하여, 절대온도(PTAT)에 선형으로 비례하는 크기를 가지며 온도에 따라서 메모리 셀의 리프레쉬 율을 변경하도록 형성되는 제3 바이어스 신호를 발생시키는 단계;
    를 포함하는 절대온도(PTAT)에 비례하는 전압 기준을 사용하는 메모리의 리프레쉬 율을 제어하기 위한 방법.
  16. 제15항에 있어서, 상기 단계 (A)는
    제1 PTAT 전류를 발생시키는 단계;
    제2 PTAT 전류를 발생시키는 단계; 및
    상기 제1 및 제2 PTAT 전류를 동등하게 하도록 상기 제1 바이어스 신호를 조정하는 단계;를
    하위 단계로 포함하는 메모리 리프레쉬 율을 제어하기 위한 방법.
  17. 제15항에 있어서, 상기 단계 (C)는
    상기 제1 바이어스 신호 및 상기 제2 바이어스 신호에 응하여 PTAT 전류를 발생시키는 단계; 및
    상기 PTAT 전류를 상기 제2 저항에 통과시키는 단계;를
    하위 단계로 포함하는 메모리 리프레쉬 율을 제어하기 위한 방법.
  18. 제15항에 있어서, 상기 방법은 리프레쉬 율을 제어하도록 상기 제3 바이어스 신호를 메모리 회로로 보내는 단계를 더 포함하는 메모리 리프레쉬 율을 제어하기 위한 방법.
  19. 제18항에 있어서, 상기 보내는 단계는 전류에 따라서 선형으로 증가하는 주파수를 가진 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 메모리 리프레쉬 율을 제어하기 위한 방법.
  20. 제19항에 있어서, 상기 증가는 절대온도에 비례하는 것을 특징으로 하는 메모리 리프레쉬 율을 제어하기 위한 방법.
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