KR100957228B1 - 반도체 소자의 밴드갭 기준전압 발생회로 - Google Patents

반도체 소자의 밴드갭 기준전압 발생회로 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 내부전압 발생회로에 관한 것이며, 더 자세히는 밴드갭 기준전압 발생회로에 관한 것이다. 본 발명은 낮은 동작전원 환경하에서 PVT에 면역성을 갖는 밴드갭 기준전압을 생성할 수 있으며, 레이아웃 면적의 증가 없이 온도 특성에 독립적인 출력레벨을 제어할 수 있는 반도체 소자의 밴드갭 기준전압 발생회로를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 다이오드 접속된 MOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 비례하는 제1 전류를 생성하기 위한 제1 전류 생성부; 상기 다이오드 접속된 MOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 반비례하는 제2 전류를 생성하기 위한 제2 전류 생성부; 및 상기 제1 및 제2 전류 생성부의 출력 전류를 복사하고 서로 합하여 기준전압으로 출력하기 위한 합산부를 구비하는 반도체 소자의 밴드갭 기준전압 발생회로가 제공된다.
밴드갭, 기준전압, 다이오드 접속, MOSFET

Description

반도체 소자의 밴드갭 기준전압 발생회로{BANDGAP REFERENCE GENERATOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 내부전압 발생회로에 관한 것이며, 더 자세히는 밴드갭 기준전압 발생회로에 관한 것이다.
반도체 소자는 외부에서 공급되는 전원전압(VDD) 및 접지전압(VSS)을 이용하여 다양한 레벨의 내부전압을 만들어서 사용한다. 대표적인 반도체 메모리 소자인 DRAM의 경우, 메모리 코어 영역(core area)에서 데이터 '1'에 대응하는 전압 레벨로 사용되는 코어전압(VCORE), 셀 트랜지스터의 워드라인 활성화 전압으로 사용되는 고전위전압(VPP), 셀 트랜지스터의 벌크(bulk) 바이어스로 사용되는 백바이어스전압(VBB) 등을 내부에서 생성하고 있다.
이러한 내부전압을 생성하기 위하여 차지펌핑(charge pumping) 방식(VBB, VPP의 경우)이나 전압강하 변환(voltage down converting) 방식(VCORE의 경우)을 사용하고 있는데, 어떠한 방식을 사용하더라도 해당 내부전압의 레벨의 기준이 되 는 기준전압(VREF)을 생성하고, 이 기준전압(VREF)을 이용하여 해당 내부전압(VBB, VPP, VCORE)을 생성하고 있다.
한편, 안정된 레벨의 기준전압(VREF)을 생성하기 위해서는 PVT(Process, Voltage, Temperature) 변화에 관계없이 일정한 레벨을 가지는 모전압을 생성해야 하는데, 이러한 모전압을 생성하기 위하여 흔히 밴드갭 기준전압 발생회로를 이용하고 있다.
일반적으로, BJT의 베이스-에미터 전압(Vbe)의 CTAT(Complementary proportional To Absolute Temperature) 특성을 이용한 밴드갭 기준전압 발생회로를 사용하고 있다.
한편, 반도체 소자, 특히 DRAM을 비롯한 반도체 메모리 소자는 노트북 컴퓨터와 같은 휴대용 기기에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되고 있다. 반도체 소자의 저전력화를 위한 하나의 방안으로서 전원전압(VDD)은 계속하여 낮아지고 있으며, 현재는 1.5V 이하의 전원전압(VDD)이 요구되고 있다.
한편, 이처럼 낮은 전원전압(VDD) 환경하에서 PVT 변화에 대해 면역성을 확보할 수 있는 기준전압의 필요성이 더욱 대두되고 있다. 그런데, 전술한 바와 같이 BJT의 베이스-에미터 전압(Vbe)의 CTAT 특성을 이용하는 종래의 밴드갭 기준전압 발생회로는 기본적으로 BJT와 MOSFET를 함께 사용하기 때문에 제조 공정이 복잡하고 레이아웃 면적이 큰 단점이 있다. 또한, 종래의 밴드갭 기준전압 발생회로는 온도에 독립적인 출력을 생성하고자 할 경우 그 출력레벨이 1.19V로 제한되는 문제점 이 있다. 즉, 온도 특성에 독립적인 출력레벨을 제어하는 것이 어려우며, 이를 보상하기 위해서는 레이아웃 면적과 전류 소모 측면에서 많은 희생이 뒤따르는 문제점이 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 낮은 동작전원 환경하에서 PVT 변화에 면역성을 갖는 밴드갭 기준전압을 생성할 수 있는 반도체 소자의 밴드갭 기준전압 발생회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 레이아웃 면적의 증가 없이 온도 특성에 독립적인 출력레벨을 제어할 수 있는 반도체 소자의 밴드갭 기준전압 발생회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다이오드 접속된 MOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 비례하는 제1 전류를 생성하기 위한 제1 전류 생성부; 상기 다이오드 접속된 MOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 반비례하는 제2 전류를 생성하기 위한 제2 전류 생성부; 및 상기 제1 및 제2 전류 생성부의 출력 전류를 복사하고 서로 합하여 기준전압으로 출력하기 위한 합산부를 구비하는 반도체 소자의 밴드갭 기준전압 발생회로가 제공된다.
본 발명의 밴드갭 기준전압 발생회로는 온도 변화에 비례하는 PTAT 성분과 온도 변화에 반비례하는 CTAT 성분의 전류를 독립적으로 제어할 수 있어 온도 특성 확보가 용이하다. 또한, 높은 이득을 구현하여 낮은 동작전원 환경하에서 PVT 변화에 면역성을 확보할 수 있다. 그리고, MOSFET 만을 사용하여 밴드갭 기준전압 발생회로를 구현할 수 있어 제조 공정을 단순화하고 레이아웃 면적을 최소화하는 효과를 기대할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 밴드갭 기준전압 발생회로의 회로도이다.
도 1을 참조하면, 본 실시예에 따른 밴드갭 기준전압 발생회로는, 다이오드 접속된 NMOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 비례하는 전류(IPTAT)를 생성하기 위한 제1 전류 생성부(100)와, 상기 다이오드 접속된 NMOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 반비례하는 전류(ICTAT)를 생성하기 위한 제2 전류 생성부(110)와, 상기 제1 및 제2 전류 생성부(100, 110)의 출력 전류를 복사하고 서로 합하여 기준전압(Vref)으로 출력하기 위한 합산부(120)를 구비한다.
여기서, 제1 전류 생성부(100)는 온도 변화에 반비례하는 제1 전압(Va)을 생 성하기 위한 제1 밴드갭부(10)와, 제1 전압(Va)을 이용하여 온도 변화에 비례하는 전류(IPTAT)를 생성하기 위한 제2 밴드갭부(20)를 구비한다.
한편, 제2 밴드갭부(20)는 제1 전압(Va)과 노드 B에 걸린 제2 전압(Vb)을 입력으로 하는 연산증폭기(OP1)와, 소오스가 전원전압단(VDD)에 접속되고 드레인이 노드 B에 접속되고 연산증폭기(OP1)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(M4)와, 소오스가 접지전압단(VSS)에 접속되고 드레인과 게이트가 서로 맞물려 다이오드 접속된 NMOS 트랜지스터(M2)와, 노드 B와 NMOS 트랜지스터(M2)의 드레인 사이에 접속된 저항(R1)을 구비한다.
또한, 제1 밴드갭부(10)는 소오스가 전원전압단(VDD)에 접속되고 드레인이 노드 A(Va의 출력노드)에 접속되고 연산증폭기(OP1)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(M3)와, 소오스가 접지전압단(VSS)에 접속되고 드레인이 노드 A에 접속되며 드레인과 게이트가 서로 맞물려 다이오드 접속된 NMOS 트랜지스터(M1)를 구비한다. 여기서, NMOS 트랜지스터(M2)는 NMOS 트랜지스터(M1)에 비해 N배만큼 큰 사이즈로 설계한다.
그리고, 제2 전류 생성부(110)는 전술한 제1 밴드갭부(10)와, 제1 전압(Va)을 입력받아 그에 대응하는 전류(ICTAT)로 변환하기 위한 전압-전류 변환부(30)를 구비한다.
여기서, 전압-전류 변환부(30)는 제1 전압(Va)과 피드백전압(Vr)을 입력으로 하는 연산증폭기(OP2)와, 소오스가 전원전압단(VDD)에 접속되고 드레인이 피드백전압단(Vr)에 접속되며 연산증폭기(OP2)의 출력신호를 게이트 입력으로 하는 PMOS 트 랜지스터(M6)와, 피드백전압단(Vr)과 접지전압단(VSS) 사이에 접속된 저항(R2)을 구비한다.
그리고, 합산부(120)는 소오스가 전원전압단(VDD)에 접속되고 드레인이 기준전압단(Vref)에 접속되며 연산증폭기(OP1)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(M5)와, 소오스가 전원전압단(VDD)에 접속되고 드레인이 기준전압단(Vref)에 접속되며 연산증폭기(OP2)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(M7)와, 기준전압단(Vref)과 접지전압단(VSS) 사이에 접속된 저항(R3)을 구비한다. 여기서, PMOS 트랜지스터(M5)는 제1 전류 생성부(100)의 PMOS 트랜지스터(M4)에 비해 K배만큼 큰 사이즈로 설계하며, PMOS 트랜지스터(M7)는 제2 전류 생성부(110)의 PMOS 트랜지스터(M6)에 비해 M배만큼 큰 사이즈로 설계한다. 이처럼 전류 IPTAT 및 ICTAT를 복사함에 있어서 K배 및 M배만큼 증폭시켜 복사하는 이유는 전류 IPTAT 및 ICTAT가 매우 작은 값을 가지기 때문이다.
한편, 본 실시예의 밴드갭 기준전압 발생회로는 연산증폭기(OP1)의 출력전압에 따라서 PMOS 트랜지스터(M3, M4, M5)의 턴온 정도가 변화하게 되어 PMOS 트랜지스터(M3, M4, M5)를 통해 저항으로 공급되는 전류량이 조정된다. 이와 같은 동작은 연산증폭기(OP1)의 두 입력단에 인가되는 제1 전압(Va)과 제2 전압(Vb)이 같은 레벨이 될 때까지 계속되며, 연산증폭기(OP1)의 두 입력단에 같은 전압레벨이 인가되면 공정, 온도, 전압에 대해서 일정한 레벨의 기준전압(Vref)이 생성되게 된다.
연산증폭기(OP1)의 이득(Gain)이 충분히 크면 노드 A와 노드 B는 가상 단락(virtual short)을 형성하여 전압레벨이 같아지게 된다(Va=Vb). 이때, PMOS 트랜 지스터 M3 및 M4는 각각 드레인단자로 제1 전압(Va) 및 제2 전압(Vb)을 인가받고 게이트단자로 연산증폭기(OP1)의 출력을 인가받고 소오스단자로 동일한 전원전압(VDD)을 인가받고 있다. 따라서, 두 PMOS 트랜지스터(M3 및 M4)의 채널길이 변조(Channel Length Modulation)를 고려하더라도 두 PMOS 트랜지스터(M3 및 M4)에는 동일한 전류가 흐르게 된다.
따라서, 제1 전압(Va)과 제2 전압(Vb)이 같고, 두 PMOS 트랜지스터(M3 및 M4)에 동일한 전류가 흐른다고 할 때, NMOS 트랜지스터(M1)에 흐르는 전류는 하기 수학식 1과 같이 나타낼 수 있다.
Figure 112008047348569-pat00001
Figure 112008047348569-pat00002
Figure 112008047348569-pat00003
그리고 이를 VGS에 대해 정리하면 하기의 수학식 2가 성립된다.
Figure 112008047348569-pat00004
연산증폭기(OP1)에 의해 제1 전압(Va)과 제2 전압(Vb)은 같고, 전류 IPTAT는 Id와 같다. 따라서, 저항(R1)의 양단에 IR 전압강하(IR drop)에 의해 형성되는 전압은 하기 수학식 3과 같이 다이오드 접속된 NMOS 트랜지스터(M1, M2)의 VGS 차에 해당한다.
Figure 112008047348569-pat00005
그러므로, 상기 수학식 1 내지 수학식 3을 다시 정리하면, 전류 IPTAT는 다음과 같이 정리할 수 있다.
Figure 112008047348569-pat00006
Figure 112008047348569-pat00007
Figure 112008047348569-pat00008
상기 수학식 4에서 온도에 영향을 주는 변수는 이동도 μn 이고, 이동도 μn 을 절대 온도(Absolute Temperatue)에 대해 소자의 동작온도 영역에서 편미분을 하게 되면 음의 값을 갖는다. 즉, 이동도 μn 는 온도가 증가함에 따라서 감소한다는 것이다. 그런데 상기 수학식 4에서 이동도 항은 분모에 위치하고 있으므로, 결국 전류 IPTAT는 온도가 증가함에 따라서 같이 증가하는 PTAT(Proportional To Absolute Temperature) 특성을 나타냄을 알 수 있다.
다음으로, 연산증폭기(OP2)는 제1 전압(Va)을 입력으로 하고 있고, 피드백 전압(Vr)을 제2 입력으로 하고 있으므로, 가상 단락에 의해 피드백 전압(Vr)은 제1 전압(Va)과 같은 값을 갖게 된다. 따라서 전류 ICTAT는 피드백 전압(Vr)을 저항(R2)으로 나눈값이 되고, 이는 전압(VGS1)을 저항(R2)으로 나눈값이 된다. 이때의 전압(VGS1)을 Id, 전류 ICTAT에 대해서 정리하면 다음과 같다.
Figure 112008047348569-pat00009
Figure 112008047348569-pat00010
상기 수학식 5를 확인하면, 이동도 μn와 Vt 항만이 온도에 관련된 함수이다. Vt 항도 절대 온도에 관하여 편미분하면 음의 값을 갖는다. 즉, 온도가 증가함에 따라서 Vt는 감소하게 된다. 그런데 Vt 항은 분자에 위치하고 있으므로, 상기 ICTAT는 온도가 증가함에 따라서 감소하게 된다. 물론 전류 ICTAT는 온도에 따라 증가하는 성분과 온도에 따라 감소하는 성분을 동시에 가지고 있으나, 저항(R1), 변수 W/L, 그리고 N값의 조절을 통해서 온도가 증가함에 따라서 감소되는 특성을 갖도록 제어할 수 있다.
한편, PMOS 트랜지스터(M3, M4, M5)는 연산증폭기(OP1)의 출력단자에 공통으로 게이트가 접속되어 있다. 따라서, PMOS 트랜지스터(M5)에 흐르는 전류는 하기의 수학식 6과 같이 PMOS 트랜지스터(M4)의 전류 IPTAT를 K배만큼 복사한 값을 가지게 된다.
Figure 112008047348569-pat00011
한편, PMOS 트랜지스터(M6, M7) 역시 연산증폭기(OP2)의 출력단자에 공통으로 게이트가 접속되어 있다. 따라서, PMOS 트랜지스터(M7)에 흐르는 전류는 하기의 수학식 7과 같이 PMOS 트랜지스터(M6)의 전류 ICTAT를 M배만큼 복사한 값을 가지게 된다.
Figure 112008047348569-pat00012
이와 같이 PMOS 트랜지스터(M7)의 전류와 PMOS 트랜지스터(M5)의 전류는 각각 M·ICTAT와 K·IPTAT이므로, 두 전류가 합해져 저항(R3)을 흐르게 되므로 최종 출력인 기준전압(Vref)은 하기의 수학식 8과 같이 정리할 수 있다.
Figure 112008047348569-pat00013
Figure 112008047348569-pat00014
상기 수학식 8에 따르면 기준전압(Vref)은 온도의 증가에 따라 흐르는 전류의 양이 증가하는 PTAT(Proportional To Absoute Temperature) 성분과, 온도의 증가에 따라 흐르는 전류의 양이 감소하는 CTAT(Complementary proportional To Absoute Temperature) 성분의 조합으로 생성함을 알 수 있다.
따라서, 온도 보상이 일어나도록 수학식 8에 이용되고 있는 각각의 변수값, 즉 N,R1,R2,R3,K,M 값을 적절하게 조절해주면 기준전압(Vref)은 PVT 변화에 대해 일정한 값을 가지게 된다. 여기서 전류 ICTAT는 R2와 M값에 의해 조절되며, 전류 IPTAT는 R1과 K값, 그리고 W/L에 의해서 조절될 수 있다. 그리고 기준전압(Vref)은 저항(R3)의 조절을 통해서 원하는 레벨로 출력된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 다이오드 접속된 NMOS 트랜지스터의 VGS 값의 CTAT 특성을 이용하여 IPTAT 및 ICTAT 전류를 생성하는 경우를 일례로 들어 설명하였으나, 기술적 원리상 다이오드 접속된 NMOS 트랜지스터를 다이오드 접속된 PMOS 트랜지스터로 대체하는 경우에도 본 발명은 적용된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 밴드갭 기준전압 발생회로의 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 제1 전류 생성부
110: 제2 전류 생성부
120: 합산부

Claims (10)

  1. 삭제
  2. 다이오드 접속된 MOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 비례하는 제1 전류를 생성하기 위한 제1 전류 생성부;
    상기 다이오드 접속된 MOS 트랜지스터의 온도 특성을 이용하여 온도 변화에 반비례하는 제2 전류를 생성하기 위한 제2 전류 생성부; 및
    상기 제1 및 제2 전류 생성부의 출력 전류를 복사하고 서로 합하여 기준전압으로 출력하기 위한 합산부를 구비하며,
    상기 제1 전류 생성부는, 온도 변화에 반비례하는 제1 전압을 생성하기 위한 제1 밴드갭부와, 상기 제1 전압을 이용하여 상기 제1 전류를 생성하기 위한 제2 밴드갭부를 구비하는 반도체 소자의 밴드갭 기준전압 발생회로.
  3. 제2항에 있어서,
    상기 제2 전류 생성부는,
    상기 제1 밴드갭부와,
    상기 제1 전압을 입력받아 그 레벨에 대응하는 상기 제2 전류로 변환하기 위한 전압-전류 변환부를 구비하는 것을 특징으로 하는 반도체 소자의 밴드갭 기준전압 발생회로.
  4. 제3항에 있어서,
    상기 제2 밴드갭부는,
    상기 제1 전압과 제2 전압 - 제1 노드에 걸린 전압 - 을 입력으로 하는 연산증폭기;
    소오스가 전원전압단에 접속되고 드레인이 상기 제1 노드에 접속되며 상기 연산증폭기의 출력신호를 게이트 입력으로 하는 제1 PMOS 트랜지스터;
    소오스가 접지전압단에 접속되고 드레인과 게이트가 서로 맞물려 다이오드 접속된 제1 NMOS 트랜지스터; 및
    상기 제1 노드와 상기 제1 NMOS 트랜지스터의 드레인 사이에 접속된 제1 저항을 구비하는 것을 특징으로 하는 반도체 소자의 밴드갭 기준전압 발생회로.
  5. 제4항에 있어서,
    상기 제1 밴드갭부는,
    소오스가 상기 전원전압단에 접속되고 드레인이 제2 노드 - 상기 제1 전압의 출력노드 - 에 접속되고 상기 제1 연산증폭기의 출력신호를 게이트 입력으로 하는 제2 PMOS 트랜지스터와,
    소오스가 상기 접지전압단에 접속되고 드레인이 상기 제2 노드에 접속되며 드레인과 게이트가 서로 맞물려 다이오드 접속된 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 밴드갭 기준전압 발생회로.
  6. 제5항에 있어서,
    상기 제1 NMOS 트랜지스터는 상기 제2 NMOS 트랜지스터에 비해 큰 사이즈를 가지는 것을 특징으로 하는 반도체 소자의 밴드갭 기준전압 발생회로.
  7. 제5항에 있어서,
    상기 전압-전류 변환부는,
    상기 제1 전압과 피드백전압을 입력으로 하는 제2 연산증폭기;
    소오스가 전원전압단에 접속되고 드레인이 피드백전압단에 접속되며 상기 제2 연산증폭기의 출력신호를 게이트 입력으로 하는 제3 PMOS 트랜지스터; 및
    피드백전압단과 상기 접지전압단 사이에 접속된 제2 저항을 구비하는 것을 특징으로 하는 반도체 소자의 밴드갭 기준전압 발생회로.
  8. 제7항에 있어서,
    상기 합산부는,
    소오스가 상기 전원전압단에 접속되고 드레인이 기준전압단에 접속되며 상기 제1 연산증폭기의 출력신호를 게이트 입력으로 하는 제4 PMOS 트랜지스터;
    소오스가 상기 전원전압단에 접속되고 드레인이 상기 기준전압단에 접속되며 상기 제2 연산증폭기의 출력신호를 게이트 입력으로 하는 제5 PMOS 트랜지스터; 및
    상기 기준전압단과 상기 접지전압단 사이에 접속된 제3 저항을 구비하는 것을 특징으로 하는 반도체 소자의 밴드갭 기준전압 발생회로.
  9. 제8항에 있어서,
    상기 제4 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터에 비해 큰 사이즈를 가지는 것을 특징으로 하는 반도체 소자의 밴드갭 기준전압 발생회로.
  10. 제9항에 있어서,
    상기 제5 PMOS 트랜지스터는 상기 제2 PMOS 트랜지스터에 비해 큰 사이즈를 가지는 것을 특징으로 하는 반도체 소자의 밴드갭 기준전압 발생회로.
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