KR20040007864A - Method of forming a copper wiring in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 특히 듀얼 다마신(dual damascene) 기법을 적용하는 반도체 소자의 구리 배선 형성 공정시에 다마신 패턴의 상단 모서리가 라운딩(rounding) 되는 현상을 방지할 수 있는 반도체 소자의 구리 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a copper wiring of a semiconductor device. In particular, the upper edge of a damascene pattern is prevented from being rounded during a copper wiring forming process of a semiconductor device using a dual damascene technique. The copper wiring formation method of the semiconductor element which can be performed.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.In general, as the semiconductor industry moves to Ultra Large Scale Integration (ULSI), the geometry of the device continues to shrink into the sub-half-micron area, while improving performance and reliability. In terms of circuit density, circuit density is increasing. In response to these demands, the copper thin film has a higher melting point than aluminum in forming metal wirings of the semiconductor device, and thus has high resistance to electro-migration (EM), thereby improving reliability of the semiconductor device and providing a specific resistance. This low rate can increase the signal transfer rate, making it a useful interconnect material for integration circuits.
현재, 사용이 가능한 구리 매립 방법으로는 물리기상증착(PVD)법/리플로우 (reflow), 화학기상증착법(CVD), 전해 도금(Electroplating)법, 무전해 도금(Electroless-plating)법 등이 있으며, 이 중에서 선호되는 방법은 구리 매립특성이 비교적 양호한 전해 도금법과 화학기상증착법이다.Currently available copper embedding methods include physical vapor deposition (PVD) / reflow, chemical vapor deposition (CVD), electroplating, and electroless-plating. Among these, preferred methods are electroplating and chemical vapor deposition which have relatively good copper embedding properties.
반도체 소자의 금속 배선 재료로 구리를 사용함에 따라 듀얼 다마신 기법으로 트렌치 및 비아홀로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴에 구리를 채워 구리 배선을 형성하고 있다.As copper is used as a metal wiring material of a semiconductor device, a dual damascene technique forms a dual damascene pattern consisting of trenches and via holes, and fills copper in the dual damascene pattern to form a copper interconnect.
기존의 듀얼 다마신 패턴 형성방법은 먼저 기판 상에 하부 구리 배선을 형성하고, 하부 구리 배선을 포함한 전체 구조상에 비아홀 식각 정지(via hole etch stop) 절연막, 비아홀 절연막, 트렌치 식각 정지 절연막, 트렌치 절연막 및 캡핑 절연막을 순차적으로 형성하여 금속 층간 절연막을 형성한다. 배선이 형성될 부분이 개방(open)된 포토레지스트 패턴을 캡핑 절연막 상에 형성한다. 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 캡핑 절연막으로 부터 비아 절연막까지 순차적으로 식각하여 트렌치 및 비아홀로 이루어진 듀얼 다마신 패턴을 형성한다. 비아홀 하부에 비아홀 식각 정지 절연막이 남겨진 상태에서 고주파(RF) 식각 공정으로 포토레지스트 패턴을 제거(strip)한다. 듀얼 다마신 패턴에 구리 배선을 형성하는 공정 전에 비아홀 식각 정지 절연막을 제거하여 하부 구리 배선의 일부가 노출되는 듀얼 다마신 패턴을 완성한다. 구리층을 형성하기 전에 듀얼 다마신 패턴의 표면을 따라 구리 배리어 메탈층을 형성하게 되는데, 구리 배리어 메탈층을 형성하기 전에 스퍼터 식각(sputter etch) 공정을 실시한다. 이후, 구리 시드층 및 구리층 형성 공정을 실시하고 화학적 기계적 연마 공정으로 듀얼 다마신 패턴 내에 구리 배선을 형성하게 된다.Conventional dual damascene pattern formation method first forms a lower copper wiring on the substrate, and a via hole etch stop insulating film, via hole insulating film, trench etch stop insulating film, trench insulating film on the entire structure including the lower copper wiring The capping insulating film is sequentially formed to form a metal interlayer insulating film. A photoresist pattern in which a portion where wiring is to be formed is opened is formed on the capping insulating film. An etch process using the photoresist pattern as an etching mask is sequentially etched from the capping insulating film to the via insulating film to form a dual damascene pattern consisting of trenches and via holes. The photoresist pattern is stripped by a high frequency (RF) etching process while the via hole etch stop insulating layer is left under the via hole. Before the process of forming the copper wirings in the dual damascene pattern, the via hole etch stop insulating layer is removed to complete the dual damascene pattern in which a part of the lower copper wiring is exposed. Before forming the copper layer, a copper barrier metal layer is formed along the surface of the dual damascene pattern, and a sputter etch process is performed before forming the copper barrier metal layer. Thereafter, a copper seed layer and a copper layer forming process are performed, and a copper wiring is formed in the dual damascene pattern by a chemical mechanical polishing process.
상기한 종래 방법에서, 포토레지스트 패턴을 이용한 식각 공정시 비아홀 식각 정지 절연막을 제거하지 않는 이유는 하부 구리 배선이 노출되어 산화되는 문제가 발생되기 때문이다. 그런데, 포토레지스트 패턴을 고주파 식각 공정으로 제거할 때 듀얼 다마신 패턴의 상단 모서리부의 캡핑 절연막이 식각 손상을 입게되고, 또한, 별도의 식각 공정으로 비아홀 식각 정지 절연막을 제거할 때 캡핑 절연막이 추가로 식각 손상되어, 결국 듀얼 다마신 패턴의 상단 모서리부가 심하게 라운딩된다. 구리 배리어 메탈층 형성 전에 실시되는 스퍼터 식각 공정시에도 추가적으로 라운딩이 발생될 소지가 있지만 선행 공정과 비교할 때 미약하다.In the conventional method described above, the reason why the via hole etch stop insulating layer is not removed in the etching process using the photoresist pattern is that the lower copper wiring is exposed and oxidized. However, when the photoresist pattern is removed by a high frequency etching process, the capping insulating layer at the upper edge of the dual damascene pattern is etched and the capping insulating layer is additionally added when the via hole etch stop insulating layer is removed by a separate etching process. The etch is damaged, resulting in a severe rounding of the top edge of the dual damascene pattern. In the sputter etching process performed before the copper barrier metal layer is formed, there is a possibility that additional rounding may occur, but it is weak compared with the previous process.
이와 같이, 듀얼 다마신 패턴의 상단 모서리가 라운딩되므로, 프로파일(profile)이 수직(vertical)하지 않고, 이러한 상태에서 구리층을 형성한 후 화학적 기계적 연마 공정에서 고립된 구리 배선을 형성할 경우 구리 배선간의 간격(space)이 크게 줄어들게 된다. 소자의 고집적화로 구리 배선간의 간격이 점점 좁아지고 있는 시점에서 이러한 현상은 더욱 심화되어 구리 배선간의 고립(isolation)을 위해 역설적이게도 화학적 기계적 연마 공정에서 산화물 침식(oxide erosion)을 증가시키거나 산화물 티닝(oxide thinning)을 증가시켜야 하는 문제가 따르고, 결국 산화물 침식 증가에 따라 상부층에서 고립(isolation)이 어려워지는 등 후속 공정에 부담을 주는 악순환이 발생하게 된다. 또한, 구리 연마에서 선택할 수 있는 슬러리의 종류도 제한적일 수 밖에 없어 공정 윈도우(process window)가 크게 줄어들게 된다.As such, since the upper edge of the dual damascene pattern is rounded, the profile is not vertical, and when the copper layer is formed in such a state and an isolated copper wiring is formed in the chemical mechanical polishing process, the copper wiring is formed. The space between them is greatly reduced. At a time when the spacing between copper interconnects is becoming narrower due to the higher integration of the devices, this phenomenon is further exacerbated, which paradoxically increases the oxide erosion or oxide tinning in chemical mechanical polishing processes for isolation between copper interconnects. There is a problem of increasing oxide thinning, which leads to a vicious cycle that burdens subsequent processes, such as difficulty in isolating the upper layer with increasing oxide erosion. In addition, the type of slurry that can be selected in copper polishing is also limited, so that the process window is greatly reduced.
따라서, 본 발명은 듀얼 다마신(dual damascene) 기법을 적용하는 반도체 소자의 구리 배선 형성 공정시에 다마신 패턴의 상단 모서리가 라운딩(rounding) 되는 현상을 방지하여 소자의 신뢰성을 향상시키고 소자의 고집적화를 증가시킬 수 있는 반도체 소자의 구리 배선 형성방법을 제공함에 그 목적이 있다.Therefore, the present invention prevents the rounding of the upper edge of the damascene pattern during the copper wiring forming process of the semiconductor device using the dual damascene technique, thereby improving the reliability of the device and increasing the integration of the device. It is an object of the present invention to provide a method for forming a copper wiring of a semiconductor device capable of increasing.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성방법은 하부 구리 배선이 형성된 기판 상에 비아홀 식각 정지 절연막, 비아홀 절연막, 트렌치 식각 정지 절연막, 트렌치 절연막 및 캡핑 절연막을 순차적으로 형성하는 단계; 상기 캡핑 절연막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 캡핑 절연막으로 부터 상기 비아홀 절연막까지 순차적으로 식각하여 듀얼 다마신 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 다시 식각 마스크로 한 식각 공정으로 상기 비아홀 식각 정지 절연막을 제거하여 상기 하부 구리 배선이 노출시키는 단계; 화학적 기계적 연마 공정으로 상기 포토레지스트 패턴을 연마하는 단계; 후세정 공정으로 웨이퍼를 세정하면서 연마 공정 후에 잔류하는 포토레지스트 패턴의 잔류물을 제거하는 단계; 및 상기 듀얼 다마신 패턴 내에 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, a method of forming a copper wiring of a semiconductor device according to an embodiment of the present invention sequentially forms a via hole etch stop insulating film, a via hole insulating film, a trench etch stop insulating film, a trench insulating film, and a capping insulating film on a substrate on which a lower copper wiring is formed. Forming; Forming a photoresist pattern on the capping insulating film; Forming a dual damascene pattern by sequentially etching from the capping insulating layer to the via hole insulating layer by an etching process using the photoresist pattern as an etching mask; Removing the via hole etch stop insulating layer by an etching process using the photoresist pattern as an etching mask again to expose the lower copper wirings; Polishing the photoresist pattern by a chemical mechanical polishing process; Removing residue of the photoresist pattern remaining after the polishing process while cleaning the wafer by a post-cleaning process; And forming a copper wiring in the dual damascene pattern.
본 발명의 다른 실시예에 따른 반도체 소자의 구리 배선 형성방법은 하부 구리 배선이 형성된 기판 상에 비아홀 식각 정지 절연막, 비아홀 절연막, 트렌치 식각 정지 절연막, 트렌치 절연막 및 캡핑 절연막을 순차적으로 형성하는 단계; 상기캡핑 절연막 상에 제 1 포토레지스트 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 캡핑 절연막으로 부터 상기 비아홀 절연막까지 순차적으로 식각하여 듀얼 다마신 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 다시 식각 마스크로 한 식각 공정으로 상기 비아홀 식각 정지 절연막을 제거하여 상기 하부 구리 배선이 노출시키는 단계; 상기 제 1 포토레지스트 패턴을 포함한 전체 구조 상에 제 2 포토레지스트막을 도포하는 단계; 화학적 기계적 연마 공정으로 상기 제 1 포토레지스트 패턴 및 상기 제 2 포토레지스트막을 연마하는 단계; 후세정 공정으로 웨이퍼를 세정하면서 연마 공정 후에 상기 듀얼 다마신 패턴 내에 잔류하는 상기 제 2 포토레지스트막을 제거하는 단계; 및 상기 듀얼 다마신 패턴 내에 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another exemplary embodiment of the present inventive concept, a method of forming a copper wiring of a semiconductor device may include sequentially forming a via hole etch stop insulating film, a via hole insulating film, a trench etch stop insulating film, a trench insulating film, and a capping insulating film on a substrate on which a lower copper wiring is formed; Forming a first photoresist pattern on the capping insulating film; Forming a dual damascene pattern by sequentially etching from the capping insulating layer to the via hole insulating layer in an etching process using the first photoresist pattern as an etching mask; Removing the via hole etch stop insulating layer by an etching process using the first photoresist pattern as an etching mask again to expose the lower copper wirings; Applying a second photoresist film on the entire structure including the first photoresist pattern; Polishing the first photoresist pattern and the second photoresist film by a chemical mechanical polishing process; Removing the second photoresist film remaining in the dual damascene pattern after the polishing process while cleaning the wafer by a post-cleaning process; And forming a copper wiring in the dual damascene pattern.
본 발명의 또 다른 실시예에 따른 반도체 소자의 구리 배선 형성방법은 하부 구리 배선이 형성된 기판 상에 비아홀 식각 정지 절연막, 비아홀 절연막, 트렌치 식각 정지 절연막, 트렌치 절연막 및 캡핑 절연막을 순차적으로 형성하는 단계; 상기 캡핑 절연막 상에 제 1 포토레지스트 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 캡핑 절연막으로 부터 상기 비아홀 절연막까지 순차적으로 식각하여 듀얼 다마신 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 제거하는 단계; 상기 비아홀 식각 정지 절연막을 식각 공정으로 제거하여 상기 하부 구리 배선이 노출시키는 단계; 상기 하부 구리 배선이 노출된 전체 구조 상에 제 2 포토레지스트막을 도포하는 단계; 화학적 기계적연마 공정으로 상기 제 2 포토레지스트막 및 상기 캡핑 절연막의 일부를 연마하는 단계; 후세정 공정으로 웨이퍼를 세정하면서 연마 공정 후에 상기 듀얼 다마신 패턴 내에 잔류하는 상기 제 2 포토레지스트막을 제거하는 단계; 및 상기 듀얼 다마신 패턴 내에 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In another embodiment, a method of forming a copper wiring of a semiconductor device may include sequentially forming a via hole etch stop insulating film, a via hole insulating film, a trench etch stop insulating film, a trench insulating film, and a capping insulating film on a substrate on which a lower copper wiring is formed; Forming a first photoresist pattern on the capping insulating film; Forming a dual damascene pattern by sequentially etching from the capping insulating layer to the via hole insulating layer in an etching process using the first photoresist pattern as an etching mask; Removing the first photoresist pattern; Removing the via hole etch stop insulating layer by an etching process to expose the lower copper wires; Applying a second photoresist film on the entire structure of the lower copper wiring; Polishing a part of the second photoresist film and the capping insulating film by a chemical mechanical polishing process; Removing the second photoresist film remaining in the dual damascene pattern after the polishing process while cleaning the wafer by a post-cleaning process; And forming a copper wiring in the dual damascene pattern.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도.1A to 1D are cross-sectional views of a device for explaining a method of forming copper wirings of a semiconductor device according to a first embodiment of the present invention.
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도.2A to 2E are cross-sectional views of a device for explaining a method of forming copper wirings of a semiconductor device according to a second embodiment of the present invention.
도 3a 내지 도 3e는 본 발명의 제 3 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도.3A to 3E are cross-sectional views of a device for explaining a method of forming a copper wiring of a semiconductor device according to a third embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 20, 30: 기판11, 21, 31: 하부 구리 배선10, 20, 30: substrate 11, 21, 31: lower copper wiring
12, 22, 32: 비아홀 식각 정지 절연막13, 23, 33: 비아홀 절연막12, 22, 32: via hole etch stop insulating film 13, 23, 33: via hole insulating film
14, 24, 34: 트렌치 식각 정지 절연막15, 25, 35: 트렌치 절연막14, 24, 34: trench etch stop insulating film 15, 25, 35: trench insulating film
16, 26, 36: 캡핑 절연막17, 27a, 37a: 포토레지스트 패턴16, 26, 36: capping insulating film 17, 27a, 37a: photoresist pattern
27b, 37b: 포토레지스트막18, 28, 38: 듀얼 다마신 패턴27b and 37b photoresist films 18, 28 and 38 dual damascene pattern
19, 29, 39: 구리층190, 290, 390: 열처리된 구리층19, 29, 39: copper layer 190, 290, 390: heat treated copper layer
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of devices for explaining a method of forming copper wirings of a semiconductor device according to a first embodiment of the present invention.
도 1a를 참조하면, 기판(10)에 하부 구리 배선(11)을 형성하고, 하부 구리 배선(11)을 포함한 전체 구조상에 비아홀 식각 정지 절연막(12), 비아홀 절연막(13), 트렌치 식각 정지 절연막(14), 트렌치 절연막(15) 및 캡핑 절연막(16)을 순차적으로 형성하여 금속 층간 절연막을 형성한다. 배선이 형성될 부분이 개방(open)된 포토레지스트 패턴(17)을 캡핑 절연막(16) 상에 형성한다. 포토레지스트 패턴(17)을 식각 마스크로 한 식각 공정으로 캡핑 절연막(16)으로 부터 비아홀 절연막(13)까지 순차적으로 식각하여 트렌치 및 비아홀로 이루어진 듀얼 다마신 패턴(18)을 형성한다.Referring to FIG. 1A, a lower copper interconnect 11 is formed on a substrate 10, and a via hole etch stop insulating layer 12, a via hole insulating layer 13, and a trench etch stop insulating layer are formed on the entire structure including the lower copper interconnect 11. (14), the trench insulating film 15 and the capping insulating film 16 are sequentially formed to form a metal interlayer insulating film. A photoresist pattern 17 is formed on the capping insulating layer 16 with the portion where the wiring is to be opened. In the etching process using the photoresist pattern 17 as an etching mask, the dual damascene pattern 18 including trenches and via holes is sequentially formed by etching from the capping insulating layer 16 to the via hole insulating layer 13.
도 1b를 참조하면, 포토레지스트 패턴(17)을 다시 식각 마스크로 한 식각 공정으로 비아홀 식각 정지 절연막(12)을 제거하여 하부 구리 배선(11)이 노출되는 듀얼 다마신 패턴(18)을 완성시킨다.Referring to FIG. 1B, the via hole etch stop insulating layer 12 is removed by an etching process using the photoresist pattern 17 as an etch mask to complete the dual damascene pattern 18 in which the lower copper wiring 11 is exposed. .
도 1c를 참조하면, 탈이온수(DIW) 또는 슬러리 또는 신너와 같은 유기 용제를 도포하면서 화학적 기계적 연마 장치에서 포토레지스트 패턴(17)을 연마한다.Referring to FIG. 1C, the photoresist pattern 17 is polished in a chemical mechanical polishing apparatus while applying deionized water (DIW) or an organic solvent such as a slurry or thinner.
상기에서, 연마 공정시 슬러리를 사용할 경우 후세정 문제를 고려하여 연마재(abrasive)의 함량이 가급적 적은 것을 사용한다. 한편, 바텀 아크(bottom ARC)와 같은 물질을 사용할 경우 화학적 기계적 연마 공정을 더욱 효과적으로 적용할 수 있다. 즉, 바텀 아크가 사용되므로 화학적 기계적 연마 공정을 바텀 아크가지 연마하므로 연마 공정의 안정성을 확보할 수 있다.In the above, when the slurry is used in the polishing process, in consideration of the post-cleaning problem, the amount of the abrasive (abrasive) is used as little as possible. On the other hand, when using a material such as a bottom arc (bottom ARC) it is possible to apply a chemical mechanical polishing process more effectively. That is, since the bottom arc is used, the chemical mechanical polishing process is performed by the bottom arc branch polishing, thereby ensuring the stability of the polishing process.
도 1d를 참조하면, 화학적 기계적 연마 장치에 연결된 화학적 기계적 연마 후세정(post-cleaning) 장비에서 후세정 공정을 실시하여 웨이퍼를 세정하면서 연마 공정 후에 잔류하는 포토레지스트 패턴(17)의 잔류물을 제거한다. 이러한 공정 단계를 거친 듀얼 다마신 패턴(18)은 그 상단 모서리부에 라운딩이 발생되지 않는다.Referring to FIG. 1D, a post-cleaning process is performed in a chemical mechanical polishing post-cleaning apparatus connected to a chemical mechanical polishing apparatus to clean the wafer to remove residues of the photoresist pattern 17 remaining after the polishing process. do. The dual damascene pattern 18 that has undergone this process step has no rounding at its upper edge.
상기에서, 후세정 공정으로 포토레지스트 패턴(17)의 잔류물을 제거하는데, 포토레지스트는 절연막 또는 금속에 비해 매우 무른 재료이므로, 기존의 슬러리 뿐만 아니라 탈이온수를 도포하면서도 제거할 수 있고, 또한 신너와 같은 유기 용제에서 쉽게 제거할 수 있다. 유기용제를 사용하여 포토레지스트 패턴(17)을 제거한 후에도 잔류하는 포토레지스트는 아르곤(Ar) 분사에 의한 아르곤 크라요우 카이네틱 세정(Ar Cryo Kinetic Cleaning) 이나 레이저 세정(Laser Cleaning) 등과 같은 차세대 건식 세정(dry cleaning)을 실시하여 제거한다.In the above, the residue of the photoresist pattern 17 is removed by a post-cleaning process. Since the photoresist is a very soft material compared to the insulating film or the metal, it can be removed while applying deionized water as well as the existing slurry, and also thinner. Easily removed from organic solvents such as The remaining photoresist even after removing the photoresist pattern 17 using an organic solvent is a next-generation dry type such as Ar Cryo Kinetic Cleaning or Laser Cleaning by argon (Ar) injection. Dry cleaning is performed to remove.
이후, 통상의 방법에 따라 구리 배리어 메탈층, 구리 시드층 및 구리층을 순차적으로 형성하고, 화학적 기계적 연마 공정으로 듀얼 다마신 패턴 내에 구리 배선을 형성한다.Thereafter, a copper barrier metal layer, a copper seed layer, and a copper layer are sequentially formed according to a conventional method, and a copper wiring is formed in the dual damascene pattern by a chemical mechanical polishing process.
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도이다.2A to 2E are cross-sectional views of devices for explaining a method of forming copper wirings of a semiconductor device according to a second embodiment of the present invention.
도 2a를 참조하면, 기판(20)에 하부 구리 배선(21)을 형성하고, 하부 구리 배선(21)을 포함한 전체 구조상에 비아홀 식각 정지 절연막(22), 비아홀 절연막(23), 트렌치 식각 정지 절연막(24), 트렌치 절연막(25) 및 캡핑 절연막(26)을 순차적으로 형성하여 금속 층간 절연막을 형성한다. 배선이 형성될 부분이 개방(open)된 제 1 포토레지스트 패턴(27a)을 캡핑 절연막(26) 상에 형성한다. 제 1 포토레지스트 패턴(27a)을 식각 마스크로 한 식각 공정으로 캡핑 절연막(26)으로 부터 비아홀 절연막(23)까지 순차적으로 식각하여 트렌치 및 비아홀로 이루어진 듀얼 다마신 패턴(28)을 형성한다.Referring to FIG. 2A, the lower copper interconnection 21 is formed on the substrate 20, and the via hole etch stop insulating film 22, the via hole insulation film 23, and the trench etch stop insulating film are formed on the entire structure including the lower copper wire 21. 24, the trench insulating film 25 and the capping insulating film 26 are sequentially formed to form a metal interlayer insulating film. A first photoresist pattern 27a having a portion where wiring is to be opened is formed on the capping insulating layer 26. In an etching process using the first photoresist pattern 27a as an etch mask, the dual damascene pattern 28 including trenches and via holes is sequentially formed by etching from the capping insulating layer 26 to the via hole insulating layer 23.
도 2b를 참조하면, 제 1 포토레지스트 패턴(27a)을 다시 식각 마스크로 한식각 공정으로 비아홀 식각 정지 절연막(22)을 제거하여 하부 구리 배선(21)이 노출되는 듀얼 다마신 패턴(28)을 완성시킨다.Referring to FIG. 2B, the dual damascene pattern 28 exposing the lower copper wiring 21 is removed by removing the via hole etch stop insulating layer 22 by using the first photoresist pattern 27a as an etching mask. Complete
도 2c를 참조하면, 제 1 포토레지스트 패턴(27a)을 포함한 전체 구조 상에 제 2 포토레지스트막(27b)을 도포(coating)하여 표면을 평탄화한다.Referring to FIG. 2C, the surface of the second photoresist layer 27b is coated on the entire structure including the first photoresist pattern 27a.
도 2d를 참조하면, 탈이온수(DIW) 또는 슬러리 또는 신너와 같은 유기 용제를 도포하면서 화학적 기계적 연마 장치에서 제 2 포토레지스트막(27b) 및 제 1 포토레지스트 패턴(27a)을 연마한다.Referring to FIG. 2D, the second photoresist film 27b and the first photoresist pattern 27a are polished by a chemical mechanical polishing apparatus while applying deionized water (DIW) or an organic solvent such as a slurry or thinner.
상기에서, 연마 공정시 슬러리를 사용할 경우 후세정 문제를 고려하여 연마재(abrasive)의 함량이 가급적 적은 것을 사용한다. 한편, 바텀 아크(bottom ARC)와 같은 물질을 사용할 경우 화학적 기계적 연마 공정을 더욱 효과적으로 적용할 수 있다. 즉, 바텀 아크가 사용되므로 화학적 기계적 연마 공정을 바텀 아크까지 연마하므로 연마 공정의 안정성을 확보할 수 있다.In the above, when the slurry is used in the polishing process, in consideration of the post-cleaning problem, the amount of the abrasive (abrasive) is used as little as possible. On the other hand, when using a material such as a bottom arc (bottom ARC) it is possible to apply a chemical mechanical polishing process more effectively. That is, since the bottom arc is used, the chemical mechanical polishing process is polished to the bottom arc, thereby ensuring stability of the polishing process.
도 2e를 참조하면, 화학적 기계적 연마 장치에 연결된 화학적 기계적 연마 후세정(post-cleaning) 장비에서 후세정 공정을 실시하여 웨이퍼를 세정하면서 연마 공정 후에 듀얼 다마신 패턴(28) 내에 잔류하는 제 2 포토레지스트막(27b)을 제거한다. 이러한 공정 단계를 그친 듀얼 다마신 패턴(28)은 그 상단 모서리부에 라운딩이 발생되지 않는다.Referring to FIG. 2E, the second photo remaining in the dual damascene pattern 28 after the polishing process while cleaning the wafer by performing a post-cleaning process in a chemical mechanical polishing post-cleaning apparatus connected to the chemical mechanical polishing apparatus The resist film 27b is removed. The dual damascene pattern 28 that has stopped this process step has no rounding at its upper edge.
상기에서, 후세정 공정으로 듀얼 다마신 패턴(28) 내에 잔류하는 제 2 포토레지스트막(27b)을 제거하는데, 포토레지스트는 절연막 또는 금속에 비해 매우 무른 재료이므로, 기존의 슬러리 뿐만 아니라 탈이온수를 도포하면서도 제거할 수도있지만, 제 2 실시예인 경우 제 2 포토레지스트막(27b)의 잔류량이 많기 때문에 신너와 같은 유기 용제를 사용하는 것이 바람직하다. 유기용제를 사용하여 제 2 포토레지스트막(27b)을 제거한 후에도 잔류하는 포토레지스트는 아르곤(Ar) 분사에 의한 아르곤 크라요우 카이네틱 세정(Ar Cryo Kinetic Cleaning) 이나 레이저 세정(Laser Cleaning) 등과 같은 차세대 건식 세정(dry cleaning)을 실시하여 제거한다.In the above, the second photoresist film 27b remaining in the dual damascene pattern 28 is removed by the post-cleaning process. Since the photoresist is a very soft material compared to the insulating film or the metal, the deionized water as well as the existing slurry is removed. Although it can also remove while applying, in the second embodiment, since the remaining amount of the second photoresist film 27b is large, it is preferable to use an organic solvent such as thinner. The remaining photoresist even after the second photoresist layer 27b is removed using an organic solvent may be obtained by argon (Ar) injection, such as Ar Cryo Kinetic Cleaning or Laser Cleaning. Next generation dry cleaning is performed to remove.
이후, 통상의 방법에 따라 구리 배리어 메탈층, 구리 시드층 및 구리층을 순차적으로 형성하고, 화학적 기계적 연마 공정으로 듀얼 다마신 패턴 내에 구리 배선을 형성한다.Thereafter, a copper barrier metal layer, a copper seed layer, and a copper layer are sequentially formed according to a conventional method, and a copper wiring is formed in the dual damascene pattern by a chemical mechanical polishing process.
도 3a 내지 도 3e는 본 발명의 제 3 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도이다.3A to 3E are cross-sectional views of devices for explaining a method of forming copper wirings of a semiconductor device according to a third embodiment of the present invention.
도 3a를 참조하면, 기판(30)에 하부 구리 배선(31)을 형성하고, 하부 구리 배선(31)을 포함한 전체 구조 상에 비아홀 식각 정지 절연막(32), 비아홀 절연막(33), 트렌치 식각 정지 절연막(34), 트렌치 절연막(35) 및 캡핑 절연막(36)을 순차적으로 형성하여 금속 층간 절연막을 형성한다. 배선이 형성될 부분이 개방(open)된 제 1 포토레지스트 패턴(37a)을 캡핑 절연막(36) 상에 형성한다. 제 1 포토레지스트 패턴(37a)을 식각 마스크로 한 식각 공정으로 캡핑 절연막(36)으로 부터 비아홀 절연막(33)까지 순차적으로 식각하여 트렌치 및 비아홀로 이루어진 듀얼 다마신 패턴(38)을 형성한다.Referring to FIG. 3A, the lower copper interconnection 31 is formed on the substrate 30, and the via hole etch stop insulating layer 32, the via hole insulation layer 33, and the trench etch stop are formed on the entire structure including the lower copper interconnection 31. The insulating film 34, the trench insulating film 35, and the capping insulating film 36 are sequentially formed to form a metal interlayer insulating film. A first photoresist pattern 37a is formed on the capping insulating layer 36 in which the portion where the wiring is to be formed is opened. In the etching process using the first photoresist pattern 37a as an etching mask, the dual damascene pattern 38 including trenches and via holes is sequentially formed by etching from the capping insulating film 36 to the via hole insulating film 33.
상기에서, 캡핑 절연막(36)은 통상의 공정에 적용되는 두께보다 두껍게 형성한다. 즉, 캡핑 절연막(36)은 후속 공정에 의해 모서리가 라운딩되고, 이를 제거하는 공정을 그치기 때문에 그 만큼의 두께를 더 고려하여 형성한다.In the above, the capping insulating film 36 is formed thicker than the thickness applied to a conventional process. That is, the capping insulating layer 36 is formed by considering the thickness of the capping layer 36 because the edge is rounded by a subsequent process and the process of removing the capping stops.
도 3b를 참조하면, 제 1 포토레지스트 패턴(37a)을 고주파 식각 공정으로 제거(strip)한다. 제 1 포토레지스트 패턴(37a)을 제거한 후, 별도의 식각 공정으로 듀얼 다마신 패턴(38)의 저면에 노출된 비아홀 식각 정지 절연막(32)을 제거하여 하부 구리 배선(31)이 노출되는 듀얼 다마신 패턴(38)을 완성시킨다. 제 1 포토레지스트 패턴(37a) 및 비아홀 식각 정지 절연막(32)을 식각하여 제거하는 동안에 듀얼 다마신 패턴(38)의 상단 모서리의 캡핑 절연막(36)이 라운딩된다.Referring to FIG. 3B, the first photoresist pattern 37a is stripped by a high frequency etching process. After the first photoresist pattern 37a is removed, the via hole etch stop insulating layer 32 exposed on the bottom surface of the dual damascene pattern 38 is removed by a separate etching process to expose the lower copper interconnect 31. The drinking pattern 38 is completed. The capping insulating layer 36 at the top edge of the dual damascene pattern 38 is rounded while the first photoresist pattern 37a and the via hole etch stop insulating layer 32 are etched and removed.
도 3c를 참조하면, 라운딩된 캡핑 절연막(36)을 포함한 전체 구조 상에 제 2 포토레지스트막(37b)을 도포(coating)하여 표면을 평탄화한다.Referring to FIG. 3C, the surface of the second photoresist film 37b is coated on the entire structure including the rounded capping insulating film 36.
도 3d를 참조하면, 탈이온수(DIW) 또는 슬러리 또는 신너와 같은 유기 용제를 도포하면서 화학적 기계적 연마 장치에서 제 2 포토레지스트막(37b)을 연마하고, 계속해서 캡핑 절연막(36)의 라운딩된 부분도 연마한다.Referring to FIG. 3D, the second photoresist film 37b is polished in a chemical mechanical polishing apparatus while applying deionized water (DIW) or an organic solvent such as a slurry or thinner, and then the rounded portion of the capping insulating film 36. Also polish.
상기에서, 연마 공정시 슬러리를 사용할 경우 후세정 문제를 고려하여 연마재(abrasive)의 함량이 가급적 적은 것을 사용한다.In the above, when the slurry is used in the polishing process, in consideration of the post-cleaning problem, the amount of the abrasive (abrasive) is used as little as possible.
도 3e를 참조하면, 화학적 기계적 연마 장치에 연결된 화학적 기계적 연마 후세정(post-cleaning) 장비에서 후세정 공정을 실시하여 웨이퍼를 세정하면서 연마 공정 후에 듀얼 다마신 패턴(38) 내에 잔류하는 제 2 포토레지스트막(37b)을 제거한다. 이러한 공정 단계를 그친 듀얼 다마신 패턴(38)은 그 상단 모서리부에 발생된 라운딩이 제거된다.Referring to FIG. 3E, the second photo remaining in the dual damascene pattern 38 after the polishing process while cleaning the wafer by performing a post-cleaning process in a chemical mechanical polishing post-cleaning apparatus connected to the chemical mechanical polishing apparatus The resist film 37b is removed. The dual damascene pattern 38, which has stopped this process step, eliminates the rounding generated at the upper edge portion.
상기에서, 후세정 공정으로 듀얼 다마신 패턴(38) 내에 잔류하는 제 2 포토레지스트막(37b)을 제거하는데, 포토레지스트는 절연막 또는 금속에 비해 매우 무른 재료이므로, 기존의 슬러리 뿐만 아니라 탈이온수를 도포하면서도 제거할 수도 있지만, 제 3 실시예인 경우 제 2 포토레지스트막(37b)의 잔류량이 많기 때문에 신너와 같은 유기 용제를 사용하는 것이 바람직하다. 유기용제를 사용하여 제 2 포토레지스트막(37b)을 제거한 후에도 잔류하는 포토레지스트는 아르곤(Ar) 분사에 의한 아르곤 크라요우 카이네틱 세정(Ar Cryo Kinetic Cleaning) 이나 레이저 세정(Laser Cleaning) 등과 같은 차세대 건식 세정(dry cleaning)을 실시하여 제거한다.In the above, the second photoresist film 37b remaining in the dual damascene pattern 38 is removed by a post-cleaning process. Since the photoresist is a very soft material compared to the insulating film or the metal, the deionized water as well as the existing slurry is removed. Although it can also remove while applying, in the third embodiment, since the remaining amount of the second photoresist film 37b is large, it is preferable to use an organic solvent such as thinner. The photoresist remaining after the removal of the second photoresist film 37b using an organic solvent is performed by argon (Ar) injection, such as Ar Cryo Kinetic Cleaning or Laser Cleaning. Next generation dry cleaning is performed to remove.
이후, 통상의 방법에 따라 구리 배리어 메탈층, 구리 시드층 및 구리층을 순차적으로 형성하고, 화학적 기계적 연마 공정으로 듀얼 다마신 패턴 내에 구리 배선을 형성한다.Thereafter, a copper barrier metal layer, a copper seed layer, and a copper layer are sequentially formed according to a conventional method, and a copper wiring is formed in the dual damascene pattern by a chemical mechanical polishing process.
한편, 상기한 제 3 실시예의 변형된 실시예로서, 첫째, 제 2 포토레지스트막(37b)을 도포하지 않고 화학적 기계적 연마 공정을 진행하여 캡핑 절연막(36)의 라운딩 부분을 제거하는 방법과, 둘째, 듀얼 다마신 패턴(38)을 포함한 전체 구조 표면을 따라 구리 배리어 메탈층을 형성하고, 화학적 기계적 연마 공정을 진행하여 캡핑 절연막(36)의 라운딩 부분을 제거하는 방법과, 셋째, 구리 배리어 메탈층을 형성하고, 제 2 포토레지스트막(37b)을 형성하고, 이후 화학적 기계적 연마 공정으로 캡핑 절연막(36)의 라운딩 부분을 제거하는 방법과, 넷째, 듀얼 다마신 패턴(38)을 포함한 전체 구조 상에 구리층을 형성하고, 구리층을 화학적 기계적 연마 공정으로 제거하여 구리 배선을 형성할 때, 화학적 기계적 연마 공정을 캡핑 절연막(36)의 라운딩된 부분도 제거되도록 연마하는 방법이 있다.On the other hand, as a modified embodiment of the third embodiment described above, first, a method of removing the rounded portion of the capping insulating film 36 by performing a chemical mechanical polishing process without applying the second photoresist film 37b, and secondly, And forming a copper barrier metal layer along the entire structure surface including the dual damascene pattern 38, and performing a chemical mechanical polishing process to remove the rounded portion of the capping insulating layer 36. And the second photoresist film 37b, and then, the chemical mechanical polishing process removes the rounded portion of the capping insulating film 36, and fourth, the overall structure including the dual damascene pattern 38. When the copper layer is formed on the copper layer and the copper layer is removed by the chemical mechanical polishing process to form the copper wiring, the rounded portion of the capping insulating film 36 is also removed. There is a method of polishing.
상술한 바와 같이, 본 발명은 듀얼 다마신 기법을 적용하는 반도체 소자의 구리 배선 형성 공정시에 다마신 패턴의 상단 모서리가 라운딩되는 현상을 방지하므로, 소자의 신뢰성을 향상시키고 소자의 고집적화를 증가시킬 수 있다.As described above, the present invention prevents the upper edge of the damascene pattern from rounding during the copper wiring forming process of the semiconductor device to which the dual damascene technique is applied, thereby improving the reliability of the device and increasing the high integration of the device. Can be.
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Cited By (1)
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