KR100685138B1 - Metal line formation method of semiconductor device - Google Patents

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Abstract

A metal line formation method of a semiconductor device is provided to minimize parasitic capacitance due to overlap of a lower trench metal line and an upper trench metal line by maintaining properly a gap between the lower trench metal line and the upper trench metal line. An etch-stop layer(101), a lower oxide layer(102), an insulating layer(103), and an upper oxide layer(104) are formed on a semiconductor substrate(100). A via hole(105) is formed by etching the lower oxide layer, the insulating layer, and the upper oxide layer. A trench pattern is formed on the upper oxide layer. A trench(106) is formed by etching the upper oxide layer and the insulating layer. The etch-stop layer is removed under conditions of CHF3 of 25.5-34.5sccm, CF4 of 4.25-5.75sccm, N2 of 85-115sccm, Ar of 170-230sccm, plasma power of 260-460W, temperature of 17-23 degrees centigrade, and pressure of 68-92mT. A metal line(107) is formed by filling the metal film into the trench and the via hole.

Description

반도체 소자의 금속 배선 형성 방법{METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}Metal wire formation method of semiconductor device {METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}

도 1 내지 도 6은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.1 to 6 illustrate a method of manufacturing a semiconductor device according to one embodiment of the present invention for each manufacturing process.

도 7은 본 발명의 다른 실시예에 따른 다층 금속 배선 구조에 대한 단면도이다.7 is a cross-sectional view of a multi-layered metal wiring structure according to another embodiment of the present invention.

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming metal wiring of a semiconductor device.

일반적으로 반도체 소자의 금속 배선은 알루미늄(Al) 또는 구리(Cu) 등의 금속 박막을 이용하여 형성하며 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다. In general, a metal wiring of a semiconductor device is formed using a metal thin film such as aluminum (Al) or copper (Cu) and connects a circuit formed in a semiconductor substrate through electrical connection and pad connection between the semiconductor devices.

이러한 금속 배선의 형성은 듀얼 다마신 공정을 사용하여 형성할 수 있는데, 듀얼 다만신 공정에서는 식각 정지막을 사용하여 비아홀 형성을 위한 식각의 정지점을 찾고 이후에 식각 정지막을 제거하는 과정을 거친다. 이러한 식각 정지막은 금속 배선이 다층 구조일 경우, 하부에 존재하는 구리 금속 배선이 드러나는 것을 방지함으로써 하부 구리 금속 배선이 상부에 존재하는 상부 산화막으로 확산되는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다. 이와 같은 반도체 소자의 제조 공정은 각기 다른 챔버내에서 진행될 수 있다.The metal wiring may be formed using a dual damascene process. In the dual damascene process, an etch stop layer is used to find an etch stop for forming a via hole, and then the etch stop layer is removed. When the metal interconnection has a multilayer structure, the etch stop layer may prevent the lower copper metal interconnection from being exposed to the upper oxide layer present at the upper portion by preventing the lower copper metal interconnection from being exposed, thereby improving reliability of the semiconductor device. . Such a semiconductor device manufacturing process may be performed in different chambers.

한편, 식각 정지막 제거 단계에서는 식각 정지막을 제거함에 따라 비아홀 내에 부산물이 생길 수 있다. 여기서 부산물은 식각 정지막 제거후 진행되는 후속 공정을 위해 다른 챔버로 반도체 기판을 이동하는 단계 또는 웨이퍼 백사이드 세정 단계에서 만들어질 수 있다. 이러한 부산물로 인해 트렌치 및 비아홀의 내부를 채우는 금속 박막에 빈 공간이 만들어져 금속 배선에 틈이 생겨 반도체 소자의 신호 전달이 비정상적으로 이루어질 수 있다.Meanwhile, in the etch stop layer removing step, by-products may be generated in the via hole as the etch stop layer is removed. The by-products can be made here in the step of moving the semiconductor substrate to another chamber or in the wafer backside cleaning step for subsequent processing following the removal of the etch stop film. These by-products may create empty spaces in the metal thin films filling the insides of the trenches and via holes, resulting in gaps in the metal wires, which may result in abnormal signal transmission of the semiconductor device.

또한, 식각 정지막을 제거하기 위한 식각 공정을 통해 상부 산화막이 소정의 두께로 제거됨에 따라 트렌치의 넓이가 넓어질 수 있다. 이에 따라 다층 구조의 금속 배선에서, 하부에 존재하는 트렌치 금속 배선과 상부에 존재하는 트렌치 금속 배선이 사이의 거리가 줄어듦으로써 하부 및 상부의 트렌치 금속 배선이 서로 중첩하여 만들어지는 기생 커패시턴스가 커져 반도체 소자의 신뢰성이 저하될 수 있다.In addition, as the upper oxide layer is removed to a predetermined thickness through an etching process for removing the etch stop layer, the width of the trench may be widened . Accordingly, in the multi-layered metal interconnection, the distance between the trench metal interconnection existing in the lower portion and the trench metal interconnection existing in the upper portion is reduced, thereby increasing the parasitic capacitance created by overlapping the trench metal interconnections in the lower and upper portions. The reliability of may be lowered.

따라서, 본 발명은 식각 정지막 제거시 만들어지는 부산물로 인해 금속 배선에 틈이 발생하는 것을 방지하고, 식각 정지막의 식각 공정에서 산화막이 식각됨으로써 트렌치의 넓이가 넓어져 기생 커패시턴스가 커지는 것을 방지하여 반도체 소자의 특성 및 동작 속도를 향상하는 것을 목적으로 한다.Accordingly, the present invention prevents the occurrence of gaps in the metal wiring due to by-products produced during the removal of the etch stop layer, and by the etching of the oxide layer in the etching process of the etch stop layer , the width of the trench is increased to prevent the parasitic capacitance from increasing. It aims at improving the characteristic and operation speed of an element.

본 발명은 반도체 소자의 금속 배선의 형성 방법에 관한 것으로서, 소정의 구조를 갖는 반도체 기판 위에 식각 정지막, 하부 산화막, 절연막 및 상부 산화막을 차례로 형성하는 단계, 상기 하부 산화막, 절연막 및 상부 산화막을 식각하여 비아홀을 형성하는 단계, 상기 상부 산화막 위에 트렌치 패턴을 형성하는 단계, 상기 트렌치 패턴을 마스크로 삼아 상기 상부 산화막 및 상기 절연막을 식각하여 트렌치를 형성하는 단계, 상기 비아홀 아래에 존재하며 드러나있는 상기 식각 정지막을 25.5~34.5sccm의 CHF3, 4.25~5.75sccm의 CF4, 85~115sccm의 N2 및 170~230sccm의 Ar을 사용하고, 360~460W의 플라스마 전력, 17~23℃의 온도, 68~92mT의 압력을 가하여 제거하는 단계, 상기 비아홀 및 상기 트렌치 내부에 금속 박막을 채워 금속 배선을 형성하는 단계를 포함한다.The present invention relates to a method of forming a metal wiring of a semiconductor device, comprising: sequentially forming an etch stop film, a lower oxide film , an insulating film , and an upper oxide film on a semiconductor substrate having a predetermined structure, and etching the lower oxide film , the insulating film , and the upper oxide film . and forming a via hole, the step of forming a trench pattern on the upper oxide film, Sanya the trench pattern as a mask, the upper oxide film and the etching the exposed and present under forming a trench by etching the insulating film, the via hole Stop membrane using CHF3 of 25.5-34.5 sccm, CF4 of 4.25-55.7 sccm, N2 of 85-115 sccm and Ar of 170-230 sccm, plasma power of 360-460 W, temperature of 17-23 ° C., pressure of 68-92 mT And removing the metal by filling a metal thin film in the via hole and the trench.

상기 비아홀 및 상기 트렌치 내벽에 있는 잔류물은 수소 및 질소를 함유한 가스로 제거하며, 상기 수소 및 질소를 함유한 가스는 암모니아(NH3)일 수 있다.Residues in the via hole and the inner wall of the trench are removed with a gas containing hydrogen and nitrogen, and the gas containing hydrogen and nitrogen may be ammonia (NH 3).

상기 식각 정지막은 상기 비아홀 형성 단계의 상기 식각 공정에서 식각 정지점이 될 수 있다.The etch stop layer may be an etch stop point in the etching process of the via hole forming step.

상기 잔류물은 폴리머(polymer)일 수 있다.The residue may be a polymer.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

그러면 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 금속 배선의 형성 방법에 대해서 설명한다.Next, a method of forming metal wirings of a semiconductor device according to the present invention will be described with reference to the accompanying drawings.

도 1 내지 도 6은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.1 to 6 illustrate a method of manufacturing a semiconductor device according to one embodiment of the present invention for each manufacturing process.

우선, 도 1에 도시한 바와 같이, 반도체 기판(1) 위에 식각 정지막(2), 제1 산화막(3), 절연막(4) 및 제2 산화막(5)을 차례로 형성한다.First, as shown in FIG. 1, an etch stop film 2, a first oxide film 3, an insulating film 4, and a second oxide film 5 are sequentially formed on the semiconductor substrate 1.

여기서, 식각 정지막(2)은 SiN 등의 물질로 이루어지고, 제1 및 제2 산화막(3, 5)은 SiH4 등의 물질을 이용하여 제조되고, 절연막(4)은 SiN 또는 SiO2를 포함하며 저유전율을 가지는 PSG(phosphorous silicate glass), BPSG(boron phosphorous silicate glass), FSG(fluorine doped silicate glass) 및 USG(un-doped silicate glass) 등과 같은 절연물질로 이루어질 수 있다.Here, the etch stop layer (2) has been manufactured using a material such as formed of a material such as SiN, the first and second oxide films (3,5) is SiH4, the insulating film (4) comprises a SiN or SiO2 It may be made of an insulating material such as phosphorous silicate glass (PSG) having low dielectric constant, boron phosphorous silicate glass (BPSG), fluorine doped silicate glass (FSG), and un-doped silicate glass (USG).

다음, 도 2에 도시한 바와 같이, 제2 산화막(5) 위에 감광막을 사용하여 비아홀 패턴(via-hole pattern)(6)을 형성하고, 비아홀 패턴(6)을 마스크로 삼아 제2 산화막(5), 절연막(4) 및 제1 산화막(3)을 차례로 식각하여 비아홀(7)을 형성한다. 이때, 비아홀(7)의 내벽에는 식각 공정에 의한 잔류물, 즉 폴리머(polymer)(19)가 남아 있을 수 있다. 이로 인해, 비아홀(7)의 단면적이 좁아져 반도체 소자의 저항이 높아질 수 있다.Next, as shown in FIG. 2, the second oxide film (5) above, using the photosensitive film Sanya a via hole patterns (via-hole pattern) is formed (6), and a via hole pattern 6 as a mask, the second oxide film (5 ), The insulating film 4 and the first oxide film 3 are sequentially etched to form the via holes 7. In this case, residues, that is, polymers 19, generated by the etching process may remain on the inner wall of the via hole 7. As a result, the cross-sectional area of the via hole 7 is narrowed, which may increase the resistance of the semiconductor device.

여기서, 제1 산화막(3) 하부에 있는 식각 정지막(2)은 비아홀(7) 형성을 위한 식각의 정지점이다.Here, the etch stop film 2 under the first oxide film 3 is a stop point of etching for forming the via hole 7.

그런 다음, 도 3에 도시한 바와 같이, 비아홀 패턴(6)을 제거하고, 비아홀(7) 내부에 감광막(8)을 채운다.Then, as shown in FIG. 3, the via hole pattern 6 is removed, and the photoresist film 8 is filled in the via hole 7.

다음, 도 4에 도시한 바와 같이, 제2 산화막(5) 위에 감광막을 사용하여 트렌치 패턴(9)을 형성하고, 트렌치 패턴(9)을 마스크로 하여 제2 산화막(5) 및 절연막(4)을 식각하여 트렌치(10)를 형성한다. 이때, 트렌치(10)의 내벽에는 식각 공정에 의한 잔류물, 즉 폴리머(polymer)(20)가 남아 있을 수 있다. 이로 인해, 트렌치(10)의 단면적이 좁아져 반도체 소자의 저항이 높아질 수 있다.Next, as shown in FIG. 4, the trench pattern 9 is formed on the second oxide film 5 by using a photosensitive film, and the second oxide film 5 and the insulating film 4 are formed using the trench pattern 9 as a mask. Etching to form a trench (10). In this case, residues, that is, polymers 20, due to the etching process may remain on the inner wall of the trench 10. As a result, the cross-sectional area of the trench 10 may be narrowed to increase the resistance of the semiconductor device.

다음, 도 5에 도시한 바와 같이, 트렌치 패턴(9) 및 감광막(8)을 제거하고, 비아홀(7) 및 트렌치(10) 내벽에 잔류하는 폴리머(20, 19)를 제거한다. 이때, 폴리머(20, 19)는 암모니아(NH3) 등과 같이 수소(H2) 및 질소(N2)를 포함하는 가스로 세정함으로써 완전히 제거될 수 있다. 이렇게 하면, 반도체 소자의 단면적이 넓어지고 저항이 감소하게 되어 소자 간의 신호전달이 정상적으로 이루어질 수 있다.Next, as shown in FIG. 5, the trench pattern 9 and the photosensitive film 8 are removed, and the polymers 20 and 19 remaining on the inner wall of the via hole 7 and the trench 10 are removed. In this case, the polymers 20 and 19 may be completely removed by washing with a gas containing hydrogen (H 2) and nitrogen (N 2), such as ammonia (NH 3). In this case, the cross-sectional area of the semiconductor device is widened and the resistance is reduced, so that signal transmission between the devices can be normally performed.

그런 다음, 도 6에 도시한 바와 같이, 감광막(8)을 제거함에 따라 노출된 식각 정지막(2)을 제거하고, 비아홀(7) 및 트렌치(10) 내벽에 배리어 메탈(12)을 형성하고, 비아홀(7) 및 트렌치(10) 내부에 금속 박막을 형성하여 금속 배선(11)을 형성한다. 이때, 금속 배선(11)은 다층 금속 배선 구조일 수 있다.Then, as shown in FIG. 6, the exposed etch stop layer 2 is removed as the photoresist layer 8 is removed, and the barrier metal 12 is formed on the inner walls of the via hole 7 and the trench 10. The metal wiring 11 is formed by forming a metal thin film in the via hole 7 and the trench 10. In this case, the metal wiring 11 may have a multilayer metal wiring structure.

여기서, 식각 정지막(2)을 제거하는 공정은 플라스마(plasma) 식각 공정으로서, 챔버(chamber)(도시하지 않음) 내에 25.5~34.5sccm의 CHF3, 4.25~5.75sccm의 CF4, 85~115sccm의 N2 및 170~230sccm의 Ar을 주입하고, 360~460W의 플라스마 전력, 17~23℃의 온도, 68~92mT의 압력을 가하여 진행하는 것이 바람직하다. 이러한 식각 조건에 대한 식각 정지막(2)의 식각율 및 균일도는 제2 산화막(5)의 식각율 및 균일도에 비하여 매우 높다.Here, the process of removing the etch stop film 2 is a plasma etching process, in the chamber (not shown), CHF3 of 25.5-34.5 sccm, CF4 of 4.25-55.7 sccm, N2 of 85-115 sccm And 170-230 sccm of Ar, and it is preferable to proceed by applying a plasma power of 360-460 W, a temperature of 17-23 ° C., and a pressure of 68-92 mT. The etching rate and uniformity of the etch stop film 2 for such etching conditions are very high compared to the etching rate and uniformity of the second oxide film 5.

본 발명에서는 식각 정지막(2) 제거 단계에서 제2 산화막(5)이 거의 식각되지 않으므로 트렌치(10) 넓이가 더 이상 넓어지지 않는다. 따라서, 본 발명은 트렌치의 넓이가 증가되는 것을 방지할 수 있다. In the present invention, since the second oxide film 5 is hardly etched in the etching stop film 2 removing step, the width of the trench 10 is no longer widened . Therefore, the present invention can prevent the width of the trench from increasing.

또한 비아홀(7)과 트렌치(10)를 형성하기 위한 식각 과정에서 형성된 폴리머(19, 20)을 암모니아 등을 사용하여 세정하여 제거함으로써 이러한 폴리머(19, 20)가 잔류함으로 인하여 금속 배선(11)에 틈이 발생하는 것을 방지할 수 있다.In addition, since the polymers 19 and 20 formed during the etching process for forming the via holes 7 and the trench 10 are removed by washing with ammonia or the like, the metal wirings 11 may be formed due to the remaining of the polymers 19 and 20. The gap can be prevented from occurring.

도 7은 본 발명의 다른 실시예에 따른 다층 금속 배선 구조에 대한 단면도로서, 도 6에 도시한 반도체 소자의 층상 구조와 거의 동일하다.FIG. 7 is a cross-sectional view of a multi-layered metal wiring structure according to another embodiment of the present invention and is substantially the same as the layered structure of the semiconductor device shown in FIG. 6.

즉, 반도체 기판(100) 위에 하부 식각 정지막(101), 제1 산화막(102), 하부절연막(103) 및 제2 산화막(104)이 차례로 형성되어 있고, 하부 식각 정지막(101), 제1 산화막(102) 및 하부 절연막(103)은 하부 비아홀(105)을 가지며, 하부 절연막(103) 및 제2 산화막(104)은 트렌치(106)를 가진다. 하부 비아홀(105) 및 하부 트렌치(106) 측벽에는 하부 배리어 메탈(120)이 형성되어 있고, 하부 배리어 메탈(120) 위에 금속 박막으로 구성된 하부 금속 배선(107)이 형성되어 있다. 그리고 제2 산화막(104) 및 하부 금속 배선(107) 위에는 상부 식각 정지막(108), 제3 산화막(109), 상부 절연막(110) 및 제4 산화막(111)이 차례로 형성되어 있고, 상부 식각 정지막(108), 제3 산화막(109) 및 상부 절연막(110)은 상부 비아홀(112)을 가지며, 상부 절연막(110) 및 제4 산화막(111)은 상부 트렌치(113)을 가진다. 이러한 상부 비아홀(112) 및 상부 트렌치(113) 측벽에는 상부 배리어 메탈(121)이 형성되어 있고, 상부 배리어 메탈(121) 위에 금속 박막으로 구성된 상부 금속 배선(114)이 형성되어 있다.That is, the lower etch stop film 101, the first oxide film 102, the lower insulating film 103, and the second oxide film 104 are sequentially formed on the semiconductor substrate 100, and the lower etch stop film 101 and the first etching film are formed on the semiconductor substrate 100. The first oxide film 102 and the lower insulating film 103 have a lower via hole 105, and the lower insulating film 103 and the second oxide film 104 have a trench 106. A lower barrier metal 120 is formed on sidewalls of the lower via hole 105 and the lower trench 106, and a lower metal wiring 107 formed of a metal thin film is formed on the lower barrier metal 120. In addition, an upper etch stop layer 108, a third oxide layer 109, an upper insulating layer 110, and a fourth oxide layer 111 are sequentially formed on the second oxide layer 104 and the lower metal interconnection 107. The stop layer 108, the third oxide layer 109, and the upper insulating layer 110 have an upper via hole 112, and the upper insulating layer 110 and the fourth oxide layer 111 have an upper trench 113. An upper barrier metal 121 is formed on the sidewalls of the upper via hole 112 and the upper trench 113, and an upper metal wiring 114 formed of a metal thin film is formed on the upper barrier metal 121.

도 1 내지 도 6을 참조하여 앞서 설명한 바와 같이, 하부 및 상부 식각 정지막(101, 108) 제거 공정에 의해 제1 내지 제4 산화막(5)이 거의 식각되지 않으므로 도 7에 도시한 바와 같이, 본 발명의 트렌치(106, 113)의 넓이가 넓어지는 것을 방지할 수 있다. 따라서, 하부 트렌치(106)에 존재하는 하부 금속 배선(107)(이하 하부 트렌치 금속 배선(107)이라 정의함)과 상부 트렌치(113)에 존재하는 상부 금속 배선(114)(이하 상부 트렌치 금속 배선(114)이라 정의함) 사이의 거리가 종래보다 멀어짐으로써 하부 트렌치 금속 배선(107)과 상부 트렌치 금속 배선(114)이 중첩하여 만들어지는 기생 커패시턴스(Cm)가 감소하므로 반도체 소자의 신뢰성이 향상된다.As described above with reference to FIGS. 1 to 6, since the first to fourth oxide films 5 are hardly etched by the lower and upper etch stop films 101 and 108, as illustrated in FIG. 7, The width of the trenches 106 and 113 of the present invention can be prevented from becoming wider. Accordingly, the lower metal wiring 107 (hereinafter, referred to as lower trench metal wiring 107) present in the lower trench 106 and the upper metal wiring 114 (hereinafter, referred to as upper trench metal wiring) present in the upper trench 113. Since the distance between the upper and lower trench metal lines 107 and the upper trench metal lines 114 is reduced, the reliability of the semiconductor device is improved. .

본 발명에 따르면 식각 정지막을 25.5~34.5sccm의 CHF3, 4.25~5.75sccm의 CF4, 85~115sccm의 N2 및 170~230sccm의 Ar의 혼합 가스를 주입하고 360~460W의 플라스마 전력, 17~23℃의 온도, 68~92mT의 압력을 가하여 제거함으로써 산화막이 식각 정지막과 함께 제거되는 것을 방지할 수 있다. 이에 따라, 다층 구조의 금속 배선에서 하부 트렌치 금속 배선과 상부 트렌치 금속 배선 사이 간격이 적절하게 유지되므로 하부 트렌치 금속 배선과 상부 트렌치 금속 배선이 중첩하여 생기는 기생 커패시턴스를 최소화할 수 있다.According to the present invention, the etch stop membrane is injected with a mixed gas of CHF3 of 25.5-34.5 sccm, CF4 of 4.25-55.7 sccm, N2 of 85-115 sccm, and 170-230 sccm Ar, and plasma power of 360-460 W, 17-23 ° C. The removal of the oxide film together with the etch stop film can be prevented by applying the temperature, 68-92mT pressure. Accordingly, since the gap between the lower trench metal wiring and the upper trench metal wiring is properly maintained in the multi-layered metal wiring, parasitic capacitance resulting from overlapping the lower trench metal wiring and the upper trench metal wiring can be minimized.

또한, 비아홀과 트렌치를 형성하기 위한 식각 과정에서 형성된 폴리머를 수소 가스 및 질소 가스를 사용하여 세정하여 제거함으로써 폴리머의 잔류로 인하여 금속 배선에 틈이 발생하는 것을 방지하여 금속 배선의 기능 및 신뢰성을 향상시킬 수 있다.In addition, the polymer formed during the etching process to form the via hole and the trench is cleaned and removed by using hydrogen gas and nitrogen gas, thereby preventing gaps in the metal wiring due to the remaining polymer, thereby improving the function and reliability of the metal wiring. You can.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

Claims (5)

소정의 구조를 갖는 반도체 기판 위에 식각 정지막, 하부 산화막, 절연막 및 상부 산화막을 차례로 형성하는 단계,Sequentially forming an etch stop film, a lower oxide film , an insulating film , and an upper oxide film on a semiconductor substrate having a predetermined structure, 상기 하부 산화막, 절연막 및 상부 산화막을 식각하여 비아홀을 형성하는 단계,Etching the lower oxide layer , the insulating layer , and the upper oxide layer to form a via hole; 상기 상부 산화막 위에 트렌치 패턴을 형성하는 단계,Forming a trench pattern on the upper oxide layer ; 상기 트렌치 패턴을 마스크로 삼아 상기 상부 산화막 및 상기 절연막을 식각하여 트렌치를 형성하는 단계,Forming a trench by etching the upper oxide layer and the insulating layer using the trench pattern as a mask; 상기 비아홀 아래에 존재하며 드러나있는 상기 식각 정지막을 25.5~34.5sccm의 CHF3, 4.25~5.75sccm의 CF4, 85~115sccm의 N2 및 170~230sccm의 Ar을 사용하고, 360~460W의 플라스마 전력, 17~23℃의 온도, 68~92mT의 압력을 가하여 제거하는 단계,Exposed and exposed etch stop under the via hole using CHF3 of 25.5-34.5 sccm, CF4 of 4.25-55.7 sccm, N2 of 85-115 sccm, Ar of 170-230 sccm, plasma power of 360-460 W, 17- Removing by applying a temperature of 23 ℃, pressure 68-92mT, 상기 비아홀 및 상기 트렌치 내부에 금속 박막을 채워 금속 배선을 형성하는 단계Forming a metal wire by filling a metal thin film in the via hole and the trench 를 포함하는 반도체 소자의 금속 배선 형성 방법. Metal wiring forming method of a semiconductor device comprising a. 제1항에서,In claim 1, 상기 비아홀 및 상기 트렌치 내벽에 있는 잔류물은 수소 및 질소를 함유한 가스로 제거하는 반도체 소자의 금속 배선 형성 방법.And removing residues in the via hole and the inner wall of the trench with a gas containing hydrogen and nitrogen. 제2항에서,In claim 2, 상기 수소 및 질소를 함유한 가스는 암모니아(NH3)인 반도체 소자의 금속 배선 형성 방법.And the gas containing hydrogen and nitrogen is ammonia (NH 3). 제1항에서,In claim 1, 상기 식각 정지막은 상기 비아홀 형성 단계의 상기 식각 공정에서 식각 정지점이 되는 반도체 소자의 금속 배선 형성 방법.And the etching stop layer is an etching stop point in the etching process of the via hole forming step. 제1항에서,In claim 1, 상기 잔류물은 폴리머(polymer)인 반도체 소자의 금속 배선 형성 방법.And the residue is a polymer.
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