KR20040003247A - Method for driving plasma display panel - Google Patents

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Abstract

PURPOSE: A method for driving a plasma display panel is provided, which decrease X ramp rest time to less than 5us and enlarges sustain discharge time as much as that time, so improving the brightness. CONSTITUTION: A method for driving a plasma display panel includes the steps of: applying a first voltage(Vs) to a first electrode(X) at an initial reset period; and applying a second voltage(-Vm) to an address electrode. The first voltage is negative and the second voltage is positive. The plasma display panel includes a first substrate and a second substrate facing with each other at a predetermined distance, a plurality of address electrodes arranged on the first substrate and a first and a second plurality of electrodes arranged in such a way that they are crossing with the address electrodes on the second substrate.

Description

플라즈마 디스플레이 패널의 구동방법{METHOD FOR DRIVING PLASMA DISPLAY PANEL}Driving Method of Plasma Display Panel {METHOD FOR DRIVING PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널(plasma display panel; PDP)의 구동방법에 관한 것으로, 특히 리셋 시간 단축이 가능한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of driving a plasma display panel (PDP), and more particularly to a method of driving a plasma display panel capable of shortening a reset time.

최근 액정표시장치(liquid crystal display; LCD), 전계 방출 표시장치(field emission display; FED), PDP 등의 평면 표시 장치가 활발히 개발되고 있다. 이들 평면 표시 장치 중에서 PDP는 다른 평면 표시 장치에 비해 휘도 및 발광효율이 높으며 시야각이 넓다는 장점이 있다. 따라서, PDP가 40인치 이상의 대형 표시 장치에서 종래의 CRT(cathode ray tube)를 대체할 표시 장치로서 각광받고 있다.Recently, flat display devices such as liquid crystal displays (LCDs), field emission displays (FEDs), and PDPs have been actively developed. Among these flat panel display devices, PDPs have advantages of higher luminance and luminous efficiency and wider viewing angles than other flat panel display devices. Therefore, the PDP is in the spotlight as a display device to replace the conventional cathode ray tube (CRT) in a large display device of 40 inches or more.

PDP는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 픽셀(pixel)이 매트릭스(matrix)형태로 배열되어 있다. 이러한 PDP는 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형(DC형)과 교류형(AC형)으로 구분된다.PDPs are flat display devices that display characters or images using plasma generated by gas discharge, and dozens to millions or more of pixels are arranged in a matrix according to their size. Such PDPs are classified into a direct current type (DC type) and an alternating current type (AC type) according to the shape of the driving voltage waveform applied and the structure of the discharge cell.

직류형 PDP는 전극이 방전 공간에 그대로 노출되어 있어서 전압이 인가되는 동안 전류가 방전공간에 그대로 흐르게 되며, 이를 위해 전류제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면 교류형 PDP에서는 전극을 유전체층이 덮고 있어 자연스러운 캐패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.In the DC-type PDP, since the electrode is exposed to the discharge space as it is, the current flows in the discharge space while voltage is applied, and there is a disadvantage in that a resistance for current limitation must be made for this purpose. On the other hand, in the AC type PDP, the electrode covers the dielectric layer, so the current is limited by the formation of a natural capacitance component, and the electrode is protected from the impact of ions during discharge.

도 1은 AC형 플라즈마 디스플레이 패널의 일부 사시도이다.1 is a partial perspective view of an AC plasma display panel.

도 1에 도시한 바와 같이, 제1유리기판(1) 위에는 유전체층(2) 및 보호막(3)으로 덮인 주사전극(4)과 유지전극(5)이 쌍을 이루어 평행하게 설치된다. 제2유리기판(6) 위에는 절연체층(7)으로 덮인 복수의 어드레스전극(8)이 설치된다. 어드레스전극(8)들 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 평행하게 격벽(9)이 형성되어 있다. 또한, 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 제1유리기판(1)과 제2유리기판(6)은 주사전극(4)과 어드레스전극(8) 및 유지전극(5)과 어드레스전극(8)이 직교하도록 방전공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스전극(8)과, 쌍을 이루는 주사전극(4)과 유지전극(5)과의 교차부에 있는 방전공간이 방전셀(12)을 형성한다.As shown in FIG. 1, the scan electrode 4 and the sustain electrode 5 covered with the dielectric layer 2 and the protective film 3 are arranged in parallel on the first glass substrate 1. A plurality of address electrodes 8 covered with the insulator layer 7 are provided on the second glass substrate 6. A partition 9 is formed on the insulator layer 7 between the address electrodes 8 in parallel with the address electrode 8. In addition, the phosphor 10 is formed on the surface of the insulator layer 7 and on both side surfaces of the partition wall 9. The first glass substrate 1 and the second glass substrate 6 have a discharge space 11 therebetween so that the scan electrode 4 and the address electrode 8 and the sustain electrode 5 and the address electrode 8 are orthogonal to each other. They are arranged to face each other. The discharge space at the intersection of the address electrode 8 and the pair of the scanning electrode 4 and the sustain electrode 5 forms a discharge cell 12.

도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.2 shows an electrode arrangement diagram of the plasma display panel.

도 2에 도시한 바와 같이, PDP 전극은 m ×n의 매트릭스 구성을 가지고 있으며, 구체적으로 열 방향으로는 어드레스전극(A1~Am)이 배열되어 있고 행방 향으로는 n행의 주사전극(Y1~Yn) 및 유지전극(X1~Xn)이 지그재그로 배열되어 있다. 이하에서는 주사전극을 "Y 전극", 유지전극을 "X 전극"이라 칭한다. 도 2에 도시된 방전셀(12)은 도 1에 도시된 방전셀(12)에 대응한다.As shown in Fig. 2, the PDP electrode has a matrix structure of m x n. Specifically, the address electrodes A1 to Am are arranged in the column direction and the n rows of scanning electrodes Y1 to the row direction. Yn) and sustain electrodes X1 to Xn are arranged in a zigzag. Hereinafter, the scanning electrode will be referred to as "Y electrode" and the sustain electrode as "X electrode". The discharge cell 12 shown in FIG. 2 corresponds to the discharge cell 12 shown in FIG.

도 3은 종래 기술에 의한 플라즈마 디스플레이 패널의 구동파형도를 나타내며, 도 4a 내지 도 4d는 종래 구동 방법을 사용하는 경우의 각 구간에서의 벽전하 분포를 나타내는 도면이다. 즉, 도 4a, 도 4b, 도 4c 및 도 4d는 각각 도 3에 도시한 구동파형의 (a), (b), (c) 및 (d) 부분에 해당하는 전하분포를 나타내는 도면이다.3 illustrates a driving waveform diagram of a plasma display panel according to the prior art, and FIGS. 4A to 4D are diagrams showing wall charge distribution in each section in the case of using the conventional driving method. 4A, 4B, 4C, and 4D are diagrams showing charge distribution corresponding to parts (a), (b), (c), and (d) of the driving waveforms shown in FIG. 3, respectively.

도 3에 도시한 바와 같이 종래의 PDP의 구동방법에 따르면 각 서브필드는 리셋구간, 어드레스 구간, 유지구간으로 구성된다.As shown in FIG. 3, according to the conventional PDP driving method, each subfield includes a reset section, an address section, and a sustain section.

리셋구간은 이전의 유지 방전의 벽전하 상태를 소거하고, 다음의 어드레스 방전을 안정적으로 수행하기 위해 벽전하를 셋업(setup) 하는 역할을 한다.The reset section serves to erase the wall charge state of the previous sustain discharge and to set up wall charge in order to stably perform the next address discharge.

어드레스 구간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는 동작을 수행하는 구간이다. 유지 구간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 구간이다.The address section is a section in which wall charges are accumulated on cells (addressed cells) turned on by selecting cells turned on and cells not turned on in the panel. The sustain section is a section in which discharge for actually displaying an image on the addressed cell is performed.

이하에서는 도 3, 도 4a 내지 도 4d를 참조하여 종래의 리셋구간의 동작을 보다 상세히 설명한다. 도 3에 도시한 바와 같이, 종래의 리셋 구간은 소거 구간, Y 램프 상승구간, Y 램프 하강구간으로 이루어진다.Hereinafter, the operation of the conventional reset section will be described in more detail with reference to FIGS. 3 and 4A to 4D. As shown in FIG. 3, the conventional reset section includes an erasing section, a Y ramp up section, and a Y ramp down section.

(1) 소거 구간(1) erasure interval

마지막 유지방전이 끝나고 나면, 도 4a에 도시한 바와 같이 X 전극에는 (+) 전하, Y 전극에는 (-) 전하가 쌓이게 된다. 그리고, 유지구간 동안에 어드레스 전압은 0V를 유지하고 있지만, 내부적으로는 항상 유지방전의 중간전압을 유지하려 하기 때문에 어드레스 전극에는 많은 양의 (+) 전하가 쌓여 있게 된다.After the last sustain discharge, as shown in FIG. 4A, a positive charge is accumulated on the X electrode and a negative charge on the Y electrode. While the address voltage is maintained at 0 V during the sustain period, a large amount of positive charge is accumulated in the address electrode because the internal voltage always tries to maintain the intermediate voltage of the sustain discharge.

유지방전이 끝나면, X 전극에 0(V)로부터 +Ve(V)를 향하여 완만하게 상승하는 소거 램프전압을 인가한다. 그러면, X 전극과 Y 전극에 형성된 벽전하는 점점 소거되어 도 4b의 상태와 같이 된다.After the sustain discharge is completed, the erase ramp voltage is gradually applied to the X electrode from 0 (V) to + Ve (V). Then, the wall charges formed on the X electrode and the Y electrode are gradually erased, as in the state of FIG. 4B.

(2) Y 램프 상승구간(2) Y ramp up section

이 구간 동안에는 어드레스 전극 및 X 전극을 0V로 유지하고, Y 전극에는 X 전극에 대해 방전개시 전압 이하인 전압 Vs로부터 방전개시 전압을 넘는 전압인 Vset을 향하여 완만하게 상승하는 램프전압을 인가한다. 이 램프전압이 상승하는 동안 모든 방전 셀에서는 Y 전극으로부터 어드레스 전극 및 X 전극으로 각각 1회째의 미약한 리셋 방전이 일어난다. 그 결과, 도 4c에 도시한 바와 같이 Y 전극에 (-) 벽전하가 축적되고, 동시에 어드레스전극 및 X 전극에는 (+) 벽전하가 축적된다.During this period, the address electrode and the X electrode are held at 0 V, and a ramp voltage that rises slowly from the voltage Vs below the discharge start voltage to the V electrode that is above the discharge start voltage is applied to the Y electrode. While this ramp voltage is rising, the first weak reset discharge occurs in each of the discharge cells from the Y electrode to the address electrode and the X electrode, respectively. As a result, as shown in Fig. 4C, negative wall charges are accumulated at the Y electrode, and positive wall charges are accumulated at the address electrode and the X electrode.

(3) Y 램프 하강 구간(3) Y ramp descending section

이어서, 리셋구간의 후반에는 X 전극을 정전압 Ve로 유지한 상태에서, Y 전극에는 X 전극에 대해 방전개시 전압 이하인 전압 Vs로부터 방전개시 전압을 넘는 0(V)를 향해 완만하게 하강하는 램프전압을 인가한다. 이 램프전압이 하강하는 동안 다시 모든 방전셀에서는 2회째의 미약한 리셋 방전이 일어난다. 그 결과, 도 4d에 도시한 바와 같이 Y 전극의 (-) 벽전하가 감소하고 X 전극은 극성이 반전되어 미약한 (-) 전하가 축적된다. 또한, 어드레스전극의 (+) 벽전하는 어드레스 동작에 적당한 값으로 조정된다. 이때, 이상적으로 리셋 동작을 수행한 경우 방전 셀내에서는 다음의 수학식과 같이, 항상 방전개시 전압(Vf)에 해당하는 전압 차를 유지하게 된다.Subsequently, in the second half of the reset section, while the X electrode is maintained at the constant voltage Ve, the Y electrode receives a ramp voltage that gradually drops from the voltage Vs below the discharge start voltage to 0 (V) above the discharge start voltage with respect to the X electrode. Is authorized. While this ramp voltage falls, the second weak reset discharge occurs again in all the discharge cells. As a result, as shown in Fig. 4D, the negative wall charges of the Y electrode are reduced, and the polarity of the X electrode is inverted, so that a weak negative charge is accumulated. In addition, the positive wall charge of the address electrode is adjusted to a value suitable for the address operation. In this case, when the reset operation is ideally performed, the voltage difference corresponding to the discharge start voltage Vf is always maintained in the discharge cell as shown in the following equation.

Vf,xy = Ve + Vw,xyVf, xy = Ve + Vw, xy

Vf,ay= Vw,ayVf, ay = Vw, ay

여기서, Vf,xy는 X 전극과 Y 전극간의 방전개시(firing) 전압, Vf,ay는 어드레스 전극과 Y 전극간의 방전개시 전압을 나타내며, Vw,xy는 X 전극과 Y전극에 쌓인 벽전하에 의한 전압, Vw,ay는 어드레스 전극과 Y 전극에 쌓인 벽전하에 의한 전압, Ve는 외부에서 인가된 X 전극과 Y 전극 사이의 전압을 나타낸다.Here, Vf, xy denotes a discharge firing voltage between the X electrode and the Y electrode, Vf, ay denotes the discharge start voltage between the address electrode and the Y electrode, and Vw, xy denotes a wall charge accumulated on the X electrode and the Y electrode. The voltage, Vw, ay is the voltage due to the wall charge accumulated on the address electrode and the Y electrode, and Ve represents the voltage between the X electrode and the Y electrode applied from the outside.

위의 식에서 알 수 있는 바와 같이 X 전극과 Y 전극 사이의 면방전은 어드레스 전극과 Y 전극 사이의 대향방전보다 방전개시 전압이 높다. 따라서 X 전극과 Y 전극 사이에서 면방전이 이루어지기 위해서는 외부로부터 Ve(대략 200V에 해당함)의 높은 전압이 인가되어야 하며, Ve가 낮으면 방전이 이루어지지 않는다.As can be seen from the above equation, the surface discharge between the X electrode and the Y electrode has a higher discharge start voltage than the counter discharge between the address electrode and the Y electrode. Therefore, in order to perform surface discharge between the X electrode and the Y electrode, a high voltage of Ve (corresponding to about 200 V) must be applied from the outside, and if Ve is low, no discharge occurs.

또한 도4a를 보면, 마지막 유지 방전 이후 Y 전극에는 (-)전하가 쌓이고, X 전극에는 (+)전하가 쌓인다. 이 상태에서 X 전극에 0(V)로부터 +Ve(V)를 향하여 완만하게 상승하는 소거 램프전압을 인가하면 X 전극과 Y 전극 사이에서 약방전이 일어나는데, 이러한 X 전극과 Y 전극 사이의 방전은 어드레싱에 영향을 미치지 못한다. 또한 리셋 초기에는 어드레스 전극과 Y 전극간의 방전이 일어난 후 X 전극과 Y 전극간의 방전이 일어난다. 따라서 이러한 파형을 적용할 경우, 리셋이 효과적으로 이루어지지 않으며, X 램프전압의 폭도 100㎲ 이상으로 길기 때문에 유지방전 구간이 짧아서 마진이 떨어진다.4A, since the last sustain discharge, negative charges are accumulated on the Y electrode, and positive charges are accumulated on the X electrode. In this state, when the erasing ramp voltage gradually rising from 0 (V) to + Ve (V) is applied to the X electrode, a weak discharge occurs between the X electrode and the Y electrode, and the discharge between the X electrode and the Y electrode It does not affect addressing. In addition, at the initial stage of reset, discharge occurs between the X electrode and the Y electrode after discharge occurs between the address electrode and the Y electrode. Therefore, when such a waveform is applied, the reset is not effectively performed, and the margin of the X discharge voltage is short because the sustain discharge section is short because the width of the X lamp voltage is longer than 100 kV.

그러므로, 본 발명이 이루고자 하는 기술적 과제는 이와 같은 종래의 기술의 문제점을 해결하기 위한 것으로서, 리셋 시간을 단축하여 높은 휘도를 달성하기 위한 플라즈마 디스플레이 패널의 구동장치 및 구동방법을 제공하기 위한 것이다.Therefore, the technical problem to be achieved by the present invention is to solve the problems of the prior art, and to provide a driving apparatus and a driving method of the plasma display panel to shorten the reset time to achieve a high brightness.

도1은 교류형 플라즈마 디스플레이 패널의 일부 사시도이다.1 is a partial perspective view of an AC plasma display panel.

도2는 플라즈마 디스플레이 패널의 전극 배열도이다.2 is an electrode array diagram of a plasma display panel.

도3은 종래 플라즈마 디스플레이 패널의 구동파형도이다.3 is a driving waveform diagram of a conventional plasma display panel.

도4a 내지 도4d는 도3에 도시한 구동파형에서의 각 단계별 벽전하 분포도이다.4A to 4D are wall charge distribution diagrams for each stage in the driving waveform shown in FIG.

도5는 본 발명의 제1실시예에 따른 플라즈마 디스플레이 패널의 구동파형도이다.5 is a driving waveform diagram of the plasma display panel according to the first embodiment of the present invention.

도6은 도5에 도시한 구동파형에 의한 리셋 초기의 벽전하 분포도이다.FIG. 6 is a wall charge distribution diagram at the initial stage of reset due to the drive waveform shown in FIG.

도7는 본 발명의 제2실시예에 따른 플라즈마 디스플레이 패널의 구동파형도이다.7 is a driving waveform diagram of a plasma display panel according to a second embodiment of the present invention.

도8는 본 발명의 제3실시예에 따른 플라즈마 디스플레이 패널의 구동파형도이다.8 is a driving waveform diagram of a plasma display panel according to a third embodiment of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

4 : 주사전극5 : 유지전극4 scan electrode 5 sustain electrode

8 : 어드레스전극8: address electrode

이러한 기술적 과제를 달성하기 위한, 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동방법은 일정 간격을 두고 떨어져서 대향하는 한 쌍의 기판과, 상기 하나의 기판에 배열되는 복수의 어드레스 전극과, 상기 다른 기판에 상기 어드레스 전극들과 교차하도록 배열된 복수의 제1전극 및 제2전극을 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 리셋 구간 초기에, 제1전극에 음의 전압인 제1전압을 인가하고, 어드레스 전극에 양의 전압인 제2전압을 인가한다.According to an aspect of the present invention, there is provided a method of driving a plasma display panel, including a pair of substrates facing each other at a predetermined interval, a plurality of address electrodes arranged on the one substrate, and the other substrate. In the method of driving a plasma display panel including a plurality of first electrodes and a second electrode arranged to intersect the address electrodes, the first voltage is applied to the first electrode at the beginning of the reset period. The second voltage, which is a positive voltage, is applied to the address electrode.

이때, 상기 제2전극은 0V를 유지하는 것이 바람직하다.At this time, it is preferable that the second electrode maintains 0V.

또한, 상기 어드레스 전극에 인가하는 제2전압이 어드레스 구간에서 어드레스 전극에 인가하는 어드레스 전압과 동일하게 할 수 있다.The second voltage applied to the address electrode may be the same as the address voltage applied to the address electrode in the address period.

또한, 어드레스 구간에서 상기 제1전극에 인가되는 전압은, 유지 구간에 상기 제1전극에 인가되는 유지방전 전압보다 크거나 같다.In addition, the voltage applied to the first electrode in the address period is greater than or equal to the sustain discharge voltage applied to the first electrode in the sustain period.

또한, 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동장치는 일정 간격을 두고 떨어져서 대향하는 한 쌍의 기판과; 상기 하나의 기판에 배열되는 복수의 어드레스 전극과; 상기 다른 기판에 상기 어드레스 전극들과 교차하도록 배열된 복수의 제1전극 및 제2전극과; 리셋구간과, 어드레스 구간 및 유지구간에 상기 제1전극과 제2전극 및 어드레스 전극에 구동신호를 보내는 구동회로를 포함하는 플라즈마 디스플레이 패널에 있어서, 상기 구동회로가 리셋 구간 초기에 제1전극에 음의 전압인 제1전압을 인가하고, 어드레스 전극에 양의 전압인 제2전압을 인가한다.In addition, a driving apparatus of a plasma display panel according to an aspect of the present invention includes a pair of substrates facing each other at a predetermined interval; A plurality of address electrodes arranged on the one substrate; A plurality of first electrodes and second electrodes arranged on the other substrate so as to cross the address electrodes; A plasma display panel comprising a driving circuit for transmitting a driving signal to the first electrode, the second electrode, and the address electrode in a reset period and an address period and a sustain period, wherein the driving circuit is negatively applied to the first electrode at an initial stage of the reset period. A first voltage, which is a voltage of, is applied, and a second voltage, which is a positive voltage, is applied to the address electrode.

이때, 상기 제2전극은 0V를 유지하는 것이 바람직하다.At this time, it is preferable that the second electrode maintains 0V.

또한, 상기 어드레스 전극에 인가하는 제2전압이 어드레스 구간에서 어드레스 전극에 인가하는 어드레스 전압과 동일하게 할 수 있다.The second voltage applied to the address electrode may be the same as the address voltage applied to the address electrode in the address period.

또한, 어드레스 구간에서 상기 제1전극에 인가되는 전압은, 유지 구간에 상기 제1전극에 인가되는 유지방전 전압보다 크거나 같다.In addition, the voltage applied to the first electrode in the address period is greater than or equal to the sustain discharge voltage applied to the first electrode in the sustain period.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings the most preferred embodiment that can be easily carried out by those of ordinary skill in the art as follows.

도 5는 본 발명의 제1실시예에 따른 구동파형을 나타내는 도면이다.5 is a view showing a driving waveform according to the first embodiment of the present invention.

도 5에 도시한 바와 같이, 본 발명의 제1실시예에 따르면 리셋 초기에 X 전극의 전압은 0V를 유지한 상태에서 Y 전극에 음의 전압(-Vm)을 인가하고 어드레스 전극에 양의 전압(Vn)을 인가함으로써, Y 전극과 어드레스 전극에는 외부인가 전압의 차이(즉, Vm + Vn)를 주어서 어드레스 전극과 Y 전극사이의 벽전하를 보상하였다.As shown in FIG. 5, according to the first embodiment of the present invention, a negative voltage (-Vm) is applied to the Y electrode and a positive voltage is applied to the Y electrode while the voltage of the X electrode is maintained at 0 V at the initial stage of reset. By applying (Vn), the wall charge between the address electrode and the Y electrode was compensated by giving the difference between the externally applied voltage (that is, Vm + Vn) to the Y electrode and the address electrode.

도 6은 본 발명의 제1실시예에 따른 펄스를 인가한 후의 벽전하 상태를 나타낸 도면이다.6 is a view showing a state of wall charge after applying a pulse according to the first embodiment of the present invention.

도 6에 도시한 바와 같이, 본 발명의 제1실시예에 따르면 펄스 인가후 어드레스 전극에는 (-) 전하가, Y 전극에는 (+) 전하가 쌓이게 된다. 즉, 리셋 방전은 어드레스 전극과 Y 전극간의 대향방전이 먼저 일어난 후에 X 전극과 Y 전극간의 면방전이 일어나게 되므로, 어드레스 전극과 Y 전극에 전하가 쌓인 상태에서 Y 램프가 인가되면 리셋방전이 활발하게 일어나고 그만큼 벽전하가 많이 쌓이게 되어 어드레싱에 유리하다. 또한, 이때 공급되는 전압 펄스는 주기가 5㎲ 정도이므로 종래에 비해 리셋 시간이 단축되고, 이로 인해 유지방전 시간을 늘릴 수 있어서 마진이 향상된다.As shown in FIG. 6, according to the first embodiment of the present invention, after the pulse is applied, negative charges are accumulated on the address electrode and positive charges are accumulated on the Y electrode. In other words, since the reset discharge first occurs after the opposite discharge between the address electrode and the Y electrode, the surface discharge occurs between the X electrode and the Y electrode. Therefore, when the Y lamp is applied while the charges are accumulated on the address electrode and the Y electrode, the reset discharge is actively performed. It happens and the wall charges accumulate so much that it is advantageous for addressing. In addition, since the voltage pulse supplied at this time has a period of about 5 ms, the reset time is shortened as compared with the related art, and thus, the sustain discharge time can be increased, thereby improving the margin.

도 7은 본 발명의 제2실시예에 따른 구동파형을 나타내는 도면이다.7 is a view showing a driving waveform according to a second embodiment of the present invention.

도 3에 도시한 종래의 구동파형에 따르면 어드레스 구간에서 Y 전극에 공급되는 스캔펄스 전압(Vsc)이 유지방전 전압(Vs)보다 낮아서 어드레스 구간동안 Y 전극에 음의 전압이 걸리게 되어 Y 전극에 쌓인 (-) 벽전하가 손실되는 문제점이 있었다. 그러므로 본 발명의 제2실시예에서는 도 7에 도시한 바와 같이 어드레스 구간에서 Y 전극에 공급되는 스캔펄스 전압을 유지방전 전압보다 높여서 Y 전극에 쌓인 (-) 벽전하가 손실되는 것을 방지하였다.According to the conventional driving waveform shown in FIG. 3, the scan pulse voltage Vsc supplied to the Y electrode in the address period is lower than the sustain discharge voltage Vs, so that a negative voltage is applied to the Y electrode during the address period and accumulated on the Y electrode. There was a problem that the negative wall charges are lost. Therefore, in the second embodiment of the present invention, as shown in FIG. 7, the scan pulse voltage supplied to the Y electrode in the address period is higher than the sustain discharge voltage to prevent the loss of negative wall charges accumulated on the Y electrode.

한편, 도 5 및 도 7에 도시한 본 발명의 제1, 제2실시예에 따르면 리셋초기에 어드레스 전극에 양의 전압(Vn)을 인가하게 되므로 추가적인 전원이 필요하다는 문제점이 있다.Meanwhile, according to the first and second embodiments of the present invention shown in FIGS. 5 and 7, since a positive voltage Vn is applied to the address electrode at the initial stage of reset, an additional power source is required.

도 8에 도시한 본 발명의 제3실시예는 이와 같은 단점을 해결하기 위한 것이다.The third embodiment of the present invention shown in Figure 8 is to solve such a disadvantage.

도 8에 도시한 제3실시예에 따르면, 리셋 초기에 어드레스 전극에 인가되는 전압을 어드레스 구간에서 어드레스 전극에 인가되는 어드레스 전압과 동일하게 설정하였다. 이와 같은 회로 변경을 통해 리셋 초기에 어드레스 전극에 공급하기 위한 전압을 별도로 공급할 필요가 없기 때문에 회로가 그만큼 간단해질 수 있다.According to the third embodiment shown in Fig. 8, the voltage applied to the address electrode at the initial stage of reset is set equal to the address voltage applied to the address electrode in the address period. Such a circuit change can simplify the circuit since there is no need to separately supply a voltage for supplying the address electrode at the initial stage of reset.

또한, 본 발명의 제3실시예에서 회로를 보다 간단히 하기 위해 리셋 초기에 Y 전극에 걸리는 음의 전압(-Vm)을 -Vs로 설정할 수 있다.In addition, in the third embodiment of the present invention, in order to simplify the circuit, a negative voltage (-Vm) applied to the Y electrode at the initial stage of reset can be set to -Vs.

상기 도면과 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The drawings and detailed description of the invention are merely exemplary of the invention, which are used for the purpose of illustrating the invention only and are not intended to limit the scope of the invention as defined in the appended claims or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

이상에서와 같이 본 발명의 실시예에 따르면, PDP 구동파형의 X 램프 리셋 시간을 5㎲ 이내로 줄일 수 있기 때문에 그만큼 유지방전시간이 길어져서 휘도가 향상된다.As described above, according to the exemplary embodiment of the present invention, since the X lamp reset time of the PDP driving waveform can be reduced to within 5 ms, the sustain discharge time is increased accordingly, thereby improving luminance.

또한, Y 전극과 어드레스 전극간의 대향 방전을 이용하므로 확실한 리셋을 수행할 수 있어서 마진이 좋아지는 장점이 있다.In addition, since the opposite discharge between the Y electrode and the address electrode is used, it is possible to reliably perform a reset, thereby improving the margin.

게다가, 어드레스 구간에서 Y 전극에 인가되는 전압을 스캔전압보다 크게 하여 Y 전극에 쌓인 (-) 벽전하가 손실되는 것을 방지할 수 있다.In addition, the voltage applied to the Y electrode in the address period is made larger than the scan voltage to prevent the loss of negative wall charges accumulated on the Y electrode.

Claims (8)

일정 간격을 두고 떨어져서 대향하는 제1기판 및 제2기판과, 상기 제1기판에 배열되는 복수의 어드레스 전극과, 상기 제2기판에 상기 어드레스 전극들과 교차하도록 배열된 복수의 제1전극 및 제2전극을 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서,First and second substrates facing each other at a predetermined interval, a plurality of address electrodes arranged on the first substrate, and a plurality of first electrodes and first arranged on the second substrate so as to intersect the address electrodes. In the method of driving a plasma display panel comprising two electrodes, 리셋 구간 초기에,At the beginning of the reset period, 상기 제1전극에 음의 전압인 제1전압을 인가하고, 어드레스 전극에 양의 전압인 제2전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And applying a first voltage having a negative voltage to the first electrode, and applying a second voltage having a positive voltage to the address electrode. 제1항에 있어서,The method of claim 1, 상기 제2전극은 0V를 유지하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And the second electrode maintains 0V. 제1항에 있어서,The method of claim 1, 리셋 구간에서 상기 어드레스 전극에 인가하는 제2전압이 어드레스 구간에서 어드레스 전극에 인가하는 어드레스 전압과 동일한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And the second voltage applied to the address electrode in the reset period is the same as the address voltage applied to the address electrode in the address period. 제1항에 있어서,The method of claim 1, 어드레스 구간에서 상기 제1전극에 인가되는 전압은 유지 구간에 상기 제1전극에 인가되는 유지방전 전압보다 크거나 같은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.The voltage applied to the first electrode in the address period is greater than or equal to the sustain discharge voltage applied to the first electrode in the sustain period. 일정 간격을 두고 떨어져서 대향하는 제1기판 및 제2기판과;First and second substrates facing each other at a predetermined interval apart from each other; 상기 제1기판에 배열되는 복수의 어드레스 전극과;A plurality of address electrodes arranged on the first substrate; 상기 제2기판에 상기 어드레스 전극들과 교차하도록 배열된 복수의 제1전극 및 제2전극과;A plurality of first electrodes and second electrodes arranged on the second substrate to intersect the address electrodes; 리셋 구간과, 어드레스 구간 및 유지 구간에 상기 제1전극, 제2전극 및 어드레스 전극에 구동신호를 보내는 구동회로를 포함하는 플라즈마 디스플레이 패널에 있어서,A plasma display panel comprising: a driving circuit for transmitting a driving signal to the first electrode, the second electrode, and the address electrode in a reset period and an address period and a sustain period; 상기 구동회로가 리셋 구간 초기에 제1전극에 음의 전압인 제1전압을 인가하고, 어드레스 전극에 양의 전압인 제2전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the driving circuit applies a first voltage of a negative voltage to the first electrode and a second voltage of a positive voltage to the address electrode at the beginning of the reset period. 제5항에 있어서,The method of claim 5, 상기 제2전극은 0V를 유지하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the second electrode maintains 0V. 제5항에 있어서,The method of claim 5, 상기 어드레스 전극에 인가하는 제2전압이 어드레스 구간에서 어드레스 전극에 인가하는 어드레스 전압과 동일한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And the second voltage applied to the address electrode is the same as the address voltage applied to the address electrode in the address period. 제5항에 있어서,The method of claim 5, 상기 어드레스 구간에서 상기 제1전극에 인가되는 전압은 유지 구간에 상기 제1전극에 인가되는 유지방전 전압보다 크거나 같은 것을 특징으로 하는 플라즈마 디스플레이 패널.And the voltage applied to the first electrode in the address period is greater than or equal to the sustain discharge voltage applied to the first electrode in the sustain period.
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