KR20030081052A - 반도체 장치 제조 방법 - Google Patents
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Abstract
저유전율 MSQ를 포함하는 막이 층간 절연막으로 사용되고, 마스크로서 레지스트를 사용하는 것에 의해 MSQ에 개구가 마련되며, 레지스트는 MSQ가 노출된 상태에서 애싱된다. 이 경우에 있어서의 애싱 조건은 저온(-20℃ 내지 60℃) 및 저압(5 내지 200mTorr)으로 설정되고, RF 공급은 바이어스 전력과 전원 전력의 순으로 수행된다. 이렇게 하여, MSQ의 저유전율 특성을 결정짓는 CH3기가 막 내에 잔존할 수 있게 된다.
Description
발명의 분야
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 저유전율 절연막을 층간 절연막으로서 갖는 반도체 장치 제조 방법에 관한 것이다.
관련 기술의 설명
근래, 고밀도 배선 수법으로서 한창 이용되는 다마신에서는, 층간 절연막으로서 MSQ(methyl silsesquioxane) 등을 포함하는 저유전율 절연막이 이용된다. 이러한 저유전율 절연막을 이용한 다마신의 형성 방법을 도 1의 (A) 및 (B)의 단면도를 참조하여 설명한다.
우선, 하층 Cu 배선(101)의 위에, 실리콘 카바이드(비어 스토퍼; SiC)(102), 비어 층간막(MSQ)(103), 에칭 스토퍼(SiC)(104)를 차례로 퇴적시키고, SiC(104) 및 MSQ(103)의 일부에 비어홀을 형성한다. 그 후, MSQ(107), 에칭 스토퍼(SiC; 108), , 반사 방지막(ARC; 109), KrF 레지스트(110)를 차례로 퇴적하고, KrF 레지스트(110), ARC(109)에 트렌치를 형성한다. KrF 레지스트(110), ARC(109)를 통해 형성된 트렌치를 마스크로 사용하여, SiC(108)와 MSQ(107)를 에칭하고, 또한 MSQ(103)의 나머지 부분을 에칭 제거한다(도 1의 (A)).
다음에, KrF 레지스트(110), ARC(109)를 종래의 노멀 O2애싱 조건하에서 제거되는데, 종래의 노멀 O2애싱 조건은 고온(200℃ 내지 300℃), 고압(0.5 내지 2.0Torr), 전원 인가(도 3 참조: 플라즈마를 생성하기 위해 고주파 코일(12)에 가해지는 전력(Vp)), 및 바이어스 전력(도 3 참조: 웨이퍼(15)에 대한 플라즈마 이온의 입사 에너지를 제어하기 위해서 스테이지에 RF 고주파(Vs)를 인가하는 고주파 전력)을 0W로 설정하는 것이다(도 1의 (B)).
그러나, 상기한 조건하에서 레지스트가 제거되는 경우, MSQ(103, 107) 중의CH3기 잔존율은 0%로 되고, MSQ막은 O2애싱에 의해 완전하게 대미지를 입게 된다. 또한, 애싱 후의 MSQ의 형상은, MSQ(103, 107)의 측벽이 도 1의 (B)에 도시한 바와 같이 오버행(overhang) 형상으로 되고, 다음 공정에서, MSQ의 개구에 Cu 매립을 할 수 없게 된다. 또한, MSQ의 막 변질에 의해, MSQ의 유전율이 상승한다.
이것은, 고온하에서 O2가스를 사용하는 애싱에서는, MSQ 중의 CH3기가 산소 플라즈마와 쉽게 반응하여, MSQ로부터 떨어져 나가기 때문이다.
본 발명의 목적은, 레지스트 패턴을 제거하기 위한 애싱 공정에서, 동시에 애싱 가스에 노출되는 저유전율막의 저유전율 특성에 영향을 미치지 않는 애싱 방법을 이용한 반도체 장치의 제조 방법을 제공하는데 있다.
도 1의 (A)는 종래의 반도체 장치 제조 방법에 의해 제조되는 반도체 장치의 제조 공정 단면도.
도 1의 (B)는 도 1의 (A)에 후속하는 제조 단계에서의 반도체 장치의 단면도.
도 2의 (A)는 본 발명의 제 1의 실시예의 반도체 장치 제조 방법에 의해 제조되는 반도체 장치의 제조 공정 단면도.
도 2의 (B)는 도 2의 (A)에 후속하는 제조 단계에서의 반도체 장치의 단면도.
도 3은 애셔 장치의 개략적인 단면도.
도 4는 MSQ의 층간 절연막의 화학 구조식.
도 5의 (A) 및 (B)는 애셔의 전원 인가 순서에 따른 MSQ 중의 CH3기 스펙트럼(29O0㎝-1)의 강도 변화의 양상을 각각 도시하는 스펙트럼도.
도 6의 (A)는 본 발명의 제 2의 실시예의 반도체 장치 제조 방법에 의해 제조되는 반도체 장치의 제조 공정 단면도.
도 6의 (B)는 도 6의 (A)에 후속하는 제조 단계에서의 반도체 장치의 단면도.
도 6의 (C)는 도 6의 (B)에 후속하는 제조 단계에서의 반도체 장치의 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1, 101 : 하층 Cu 배선
2, 19, 102 : SiC(실리콘 카바이드 : 비어 스토퍼)
3, 20, 22, 103 : 비어 층간막(MSQ)4, 21, 104 : 에칭 스토퍼(SiC)
5, 24 : ARC(반사 방지막)6, 25 : KrF 레지스트
11 : 가스 도입 라인12 : RF 코일
13 : RF 전원14 : 배기 라인
15 : 처리될 웨이퍼16 : 스테이지
17 : 진공 챔버18 : Cu 배선
23 : SiC(하드 마스크)
본 발명의 제 1의 실시 형태에 관해 도 2의 (A) 내지 도 5의 (B)를 참조하여 설명한다. 도 2의 (A) 및 도 2의 (B)는, 이른바 미들 퍼스트 방법(middle first method)을 사용하여 듀얼 다마신을 형성한 경우의 일부 공정을 도시한 단면도이다.
우선, 하층 Cu 배선(1)의 위에, 실리콘 카바이드(에칭 스토퍼(SiC))(2)를 50㎚, 비어 층간막(MSQ)(3)을 400㎚, 에칭 스토퍼(SiC)(4)를 50㎚의 두께로 차례로 퇴적시킨다. 다음에, 반사 방지막(ARC)(5), KrF 레지스트(6)를 도포하고, KrF 레지스트(6)에 0.18㎛ 지름의 비어를 노광, 현상한다.
다음에, KrF 레지스트(6)를 마스크로 하여, ARC(5) 및 SiC(4)를 드라이 에칭한다. 에칭은, CF4, Ar, O2가스 플라즈마를 이용하여 2주파 RIE 에쳐(dual frequency RIE etcher)(2주파 반응성 이온 에칭 툴)에 의해 수행된다. SiC(4)의 에칭 후, MSQ(3)가 노출된다(도 2의 (A)).
다음에, KrF 레지스트(6) 및 ARC(5)가 애싱된다. 그러나, MSQ(3)가 노출되어 있기 때문에, MSQ(3)에 대미지를 주지 않으면서 애싱이 수행될 필요가 있어서, 여기서 본 발명을 적용하게 된다.
도 3에 본 실시 형태에서 사용한 애셔 장치 구성도를 도시한다. 플라즈마 소스는 유도 결합 플라즈마(ICP; inductive coupled plasma)이다.
애싱에 사용되는 가스는 산소이다. 산소 가스는 가스 도입 라인(11)을 통하여 진공 챔버(17)로 공급된다. RF 전원(13)으로부터 RF 코일(12)에 고주파 전력(Vs)이 공급되어, 진공 챔버(17)에 플라즈마를 발생한다. 처리될 웨이퍼(15)는 진공 챔버(17) 내의 스테이지(16)에 고정된다. 스테이지(16)의 온도는 가변적이다(-20℃ 내지 250℃). 플라즈마는 아래로 흘러내려(down flow) 웨이퍼에 도달하고, 이에 의해 애싱 처리가 수행될 수 있게 된다. 애싱 후의 반응 생성물 및 가스는 배기 라인(14)을 통하여 배기된다.
본 실시 형태의 애싱은 RF의 인가 조건에 최대의 특징을 갖고 있고, 먼저 바이어스 전력(스테이지(16)에 고주파를 인가하고 웨이퍼(15)에 대한 플라즈마 이온의 입사 에너지를 제어하기 위한 RF 고주파 전력(Vs))을 인가하고, 그 3초 후에 전원 전력을 인가한다. 본 실시 형태에서의 그 밖의 애싱 조건은 다음과 같다:
가스압 : 100mTorr
가스 유량 : O2: 120 sc㎝
전원 전력 : 1500W
바이어스 전력 : 150W
애싱 온도 : 20℃
애싱 시간 : 애싱에 의해 제거될 포토레지스트와 ARC의 제거가 이론적으로 시간 경과에 따라 완료된다고 가정하면, 실제 애싱 시간은 포토레지스트와 ARC의 제거에 이론적으로 필요한 시간보다 두 배의 시간과 동일하게 설정된다(이 경우, 실제 애싱 시간의 후반부는 100% 오버애싱으로 언급된다).
도 4는 MSQ의 화학 구조식을 도시한다.
Si-O 사슬에 CH3기가 결합되어 있고, 애싱에 의한 MSQ의 대미지는 CH3기의 잔존율에 의해 평가가 가능하다. CH3기의 막내 잔존율은, 웨이퍼 전체면에 성막된 막두께 400㎚의 MSQ를 상기 애싱 조건에서 2분간 처리한 후, FT-IR의 CH3기 피크(2900㎝-1)의 강도 변화로부터 계산하였다. 이 경우, CH3기의 강도 변화는 CH3기 스펙트럼 강도가 Si-O 스펙트럼 강도에 의해 정규화될 때 애싱 이전/이후의 CH3기 스펙트럼강도에서의 변화를 나타낸다. 그 결과, 도 5의 (A) 및 (B)에 도시한 바와 같이, 전원 전력을 먼저 인가한 경우는, CH3기의 잔존율은 67%로서, MSQ막에 큰 대미지를 주었지만, 바이어스 전력을 먼저 인가한 경우는, CH3기의 잔존율은 90%로서, MSQ막에 거의 대미지를 주지 않았음을 알 수 있다. 또한, 바이어스 전력을 인가하고 나서 전원 전력을 인가하기까지의 시간이, 3 내지 30 초의 범위에서도 대미지 억제에 효과가 있는 것이 확인되었다.
또한, 개구의 프로파일을 검사하기 위해 실제의 샘플에 본 실시 형태의 애싱 조건을 적용한 결과, MSQ(3)에서, 막 대미지가 발생한 경우에 발생하는 도 1의 (B)와 같은 오버행(overhang)은 보여지지 않았다.
종래의 O2플라즈마 경우에 있어서, MSQ의 대미지는 본 실시 형태의 애싱 조건을 적용함으로써 감소될 수 있다. 즉, O2플라즈마에 있어서, 처리 온도는 CH3기와 O2플라즈마 사이의 반응성을 감소시키기 위해 낮게(100℃ 이하) 설정되고, 가스 압력은 에칭 이방성을 증가시키기 위해 낮게 설정되며, 또한, 바이어스 전력은 전원 전력 이전에 인가된다. 따라서, MSQ내의 O2확산을 억제하기 위해 MSQ막의 표면에 보호막이 형성된다. 따라서, MSQ막의 대미지 손상과 레지스트 제거가 동시에 달성될 수 있다.
도 2의 (A) 및 (B)의 미들 퍼스트 방법의 듀얼 다마신 형성 방법의 설명으로 돌아가면, 도 2의 (A)의 상태로부터, KrF 레지스트(6)와 ARC(5)가 애싱되어 제거된다. 계속해서, 유기 박리액 처리가 수행되어 400㎚ 두께의 MSQ(7)(트렌치의 형성에 사용되는 층간 절연막)와 50㎚ 두께의 SiC(8)(하드 마스크)를 형성한다. ARC(9)와 KrF 레지스트의 포토리소그래피를 사용함으로써, 라인 스페이스(line and space)(L/S)(=0.20㎛/0.20㎛)의 트렌치 이미지가 형성된다. 그 다음, SiC(8)와 MSQ(7)가 드라이 에칭된다. ARC(9)와 SiC(8)의 에칭 가스로서 CF4, Ar 및 O2가 사용되고, 트렌치 MSQ(7)의 에칭 가스로서 C4F8, Ar 및 N2가 사용된다. 트렌치 MSQ(7)의 에칭은 SiC(4) 스토퍼에 의해 정지되고, 계속해서 비어 MSQ(3)를 에칭하여 도 2의 (B)에 도시된 것과 유사한 구조를 형성한다.
그 후, KrF 레지스트(10)와 ARC(9)는 애싱된다. 그러나, MSQ(3 및 7)가 O2에 노출되기 때문에, MSQ(3 및 7)에 손상을 주지 않으면서 애싱이 수행되어야 한다. 따라서, 본 실시 형태의 상기 애싱 조건을 이 공정에 적용하였다. MSQ(3 및 7)에 있어서, 레지스트의 제거 후에 SiC(4 및 8)의 오버행이 보이지 않았는데, 이것은 본 실시 형태의 유효성을 입증하는 것이다.
본 실시 형태의 애싱 조건이 보다 상세히 설명될 것이다. O2가스 플라즈마를 사용하고 Cu 배선 층간막으로서 MSQ가 O2플라즈마에 노출되는 경우에 있어서도, 저온(-20℃ 내지 60℃) 및 저압(5 내지 200mTorr)의 조건하에서 바이어스 전력과 전원 전력의 순서로 RF 공급에 의한 대미지를 억제하는 것이 가능하다. 바이어스 전력은 이온 입사 에너지(Vpp)가 10 내지 800V를 만족하는 조건으로 설정된다.
애싱 툴로서, 다운플로우형 플라즈마 애셔, ICP(inductive coupled plasma) 플라즈마 애셔, 또는 에칭 툴(2주파 RIE : 2주파 반응성 이온 에칭)과 같이, 바이어스 전력을 공급하기만 하면 어떠한 툴도 사용될 수 있다.
상기 상술된 바와 같이, O2플라즈마의 종래의 경우에 있어서도, CH3기와 O2플라즈마 사이의 반응성을 감소시키도록 온도를 낮게 설정하고, O2플라즈마 에칭의 이온 입사 웨이퍼에 대한 이방성을 증가시키도록 압력을 낮게 설정하고, MSQ 막의 표면 상에 보호막을 형성하도록 바이어스 전력을 인가하여 MSQ로의 O2확산을 억제함으로써 MSQ 막의 대미지 억제와 레지스트 애싱/제거/박리(strip)가 동시에 달성될 수 있다.
다음에, 본 발명의 제 2의 실시 형태가 도 6의 (A) 및 (C)를 참조하여 설명될 것이다. 제 1의 실시 형태에서는 듀얼 다마신이 미들 퍼스트 방법에 의해 형성되는 경우의 애싱 공정에 관해 설명하였다. 제 2의 실시 형태에서는, 다른 듀얼 다마신 작성 방법인 비어 퍼스트 방법(via first method)에 본 발명을 적용한 예를 나타낸다.
Cu 배선(18)상에, 비어 스토퍼(SiC)(19), 비어(MSQ)(20)의 형성에 사용되는 층간 절연막, 트렌치(SiC)(21)의 형성에 사용되는 스토퍼, 트렌치 층간막(MSQ)(22), 및 하드 마스크(SiC)(23)를 각각 50㎚, 400㎚, 50㎚, 400㎚ 및 50㎚ 두께로 차례로 성막한다. 다음에, ARC(24)와 KrF 레지스트(25)를 도포하고, 0.18㎛ 지름의 비어를 포토리소그래피에 의해 패터닝 한다. 다음에, KrF레지스트(25)를 마스크로 하여, ARC(24), SiC(25), MSQ(22), SiC(21), MSQ(20)를 드라이 에칭하여 비어를 형성한다. 에칭 장치로서는 2주파 RIE 에쳐(dual frequency RIE etcher)를 사용한다. ARC(24), SiC(23, 22)의 에칭 가스는 CF4, Ar, O2이고, MSQ(22, 20)의 에칭 가스는 C4F8, Ar, N2이다. 도 6의 (A)는 비어 에칭 후의 형상을 도시한다.
다음에, KrF 레지스트(25) 및 ARC(24)가 제거된다. MSQ(22 및 20)가 O2플라즈마에 노출되기 때문에, 제 1의 실시 형태와 유사한 애싱 조건이 적용된다. 애싱은 MSQ(22, 20)에 막 대미지를 발생시키지 않으면서 수행될 수 있다.
KrF 레지스트(26)의 포토리소그래피를 사용함으로써, L/S=0.20㎛/0.20㎛의 트렌치 이미지 패턴이 형성된다(도 6의 (B)).
계속해서, 마스크로서 KrF 레지스트(26)를 사용하여, SiC(23)와 MSQ(22)가 드라이 에칭되어 트렌치를 형성한다(도 6의 (C)). 이 경우에 있어서, 노광 불량으로 인해 KrF 레지스트(26)가 제거되어 KrF 레지스트 패턴을 다시 형성하게 되면, MSQ(22 및 23)가 애싱동안 O2플라즈마에 노출되기 때무에, 제 1의 실시 형태가 적용될 수 있다. SiC(23)에 대한 에칭 가스는 CF4, Ar, O2이고, MSQ(22)의 에칭 가스는 C4F8, Ar, N2이다. MSQ(22) 트렌치와 MSQ(20) 비어가 O2플라즈마에 노출되기 때문에, 제 1의 실시 형태와 유사한 애싱 조건을 적용함으로써, MSQ(22 및 20)에 대미지를 가하지 않으면서 애싱이 수행될 수 있다.
상기 실시 형태에 있어서, 층간 절연막 MSQ가 사용된다. 그러나, MSQ 대신 HSQ가 사용되거나, 또는 SiC 대신 SiN 또는 SiON이 사용되더라도, 제 1의 실시 형태와 유사한 이점을 얻을 수 있다.
본 발명의 반도체 장치 제조 방법에 있어서, 층간 절연막에 저유전율의 MSQ(Methyl Silsesquioxane)를 사용한 구조의 반도체 장치에, MSQ가 노출된 상태에서 애싱을 행하는 때에, 애싱 조건을 저온(-20℃ 내지 60℃), 저압(5 내지 200mTorr)으로 하고, 또한 RF 공급을 바이어스 전력, 전원 전력의 차례로 함으로써 MSQ의 저유전율성을 결정하는 CH3기를 막 내에 잔존시키는 것이 가능하게 된다.
Claims (6)
- 반도체 장치 제조 방법에 있어서,기판 상에 적어도 하나의 층간 절연막을 형성하는 단계와;상기 적어도 하나의 층간 절연막 상에 포토레지스트로 이루어진 마스크 패턴을 형성하는 단계와;마스크로서 상기 마스크 패턴을 사용하여 상기 적어도 하나의 층간 절연막을 표면으로부터 에칭하여 상기 적어도 하나의 층간 절연막의 일부를 노출시키는 단계; 및상기 적어도 하나의 층간 절연막이 노출된 상태에서 산소를 포함하는 플라즈마를 사용하는 애싱에 의해 상기 마스크 패턴을 제거하는 단계를 포함하고,상기 애싱은,상기 기판을 포함하는 챔버의 벽에 전원 전력을 인가하여 상기 기판을 포함하는 상기 챔버 내에 플라즈마를 생성하는 단계; 및상기 기판이 위치되는 스테이지에 바이어스 전력을 인가하여 상기 기판에 대한 플라즈마 이온의 입사 에너지를 제어하는 단계를 포함하고,상기 바이어스 전력 인가 단계는 상기 전원 전력 인가 단계 이전에 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1항에 있어서,상기 바이어스 전력 인가 단계는 상기 전원 전력 인가 단계 3 내지 30초 이전에 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1항에 있어서,상기 애싱은 5 내지 200mTorr의 가스압과 -20℃ 내지 60℃의 온도에서 수행되며, 상기 바이어스 전력 인가 단계에 있어서, 상기 바이어스 전력은 상기 기판에 대한 이온 입사 에너지(Vpp)가 10 내지 800V가 되는 조건으로 설정되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1항에 있어서,상기 적어도 하나의 층간 절연막은 CH3기를 포함하는 층간 절연막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1항에 있어서,상기 적어도 하나의 층간 절연막은 MSQ(methyl silsesquioxane)를 포함하는 층간 절연막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1항에 있어서,상기 적어도 하나의 층간 절연막은 HSQ(hydrogen silsesquioxane)를 포함하는 층간 절연막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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