JP3071612B2 - Cmos型半導体集積回路 - Google Patents
Cmos型半導体集積回路Info
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Description
【0001】
【産業上の利用分野】本発明はCMOS型半導体集積回
路に関し、特に低電源電圧下で動作させるのに適した、
高速で低消費電力のCMOS型半導体集積回路に関す
る。
路に関し、特に低電源電圧下で動作させるのに適した、
高速で低消費電力のCMOS型半導体集積回路に関す
る。
【0002】
【従来の技術】一定の電源電圧のもとでMOSトランジ
スタを微細化すると、内部の電界が強まることににより
ホットエレクトロンの発生が急増しトランジスタの特性
劣化が起こる。これを回避するために、微細化と同時に
電源電圧も低下させる方法が一般に採られるが、電源電
圧を低下させた場合、MOSトランジスタの閾値電圧も
同一の割合で低下させることが望ましい。MOSトラン
ジスタのスイッチング時間は、 (CL ×VDD)/{β×(VDD−|VT |)2 } 〔VDD…電源電圧、CL …負荷容量、β…トランジスタ
の構造、寸法による定数、VT …閾値電圧〕に比例する
ことから、|VT |が小さい方がスイッチング時間が短
くなり、特にVDDを低下させるとこの効果が顕著に増大
するからである。しかしながら、閾値電圧を低下させる
と、半導体装置が待機モードにある時の消費電力が増大
してしまう。以下にこれについて述べる。
スタを微細化すると、内部の電界が強まることににより
ホットエレクトロンの発生が急増しトランジスタの特性
劣化が起こる。これを回避するために、微細化と同時に
電源電圧も低下させる方法が一般に採られるが、電源電
圧を低下させた場合、MOSトランジスタの閾値電圧も
同一の割合で低下させることが望ましい。MOSトラン
ジスタのスイッチング時間は、 (CL ×VDD)/{β×(VDD−|VT |)2 } 〔VDD…電源電圧、CL …負荷容量、β…トランジスタ
の構造、寸法による定数、VT …閾値電圧〕に比例する
ことから、|VT |が小さい方がスイッチング時間が短
くなり、特にVDDを低下させるとこの効果が顕著に増大
するからである。しかしながら、閾値電圧を低下させる
と、半導体装置が待機モードにある時の消費電力が増大
してしまう。以下にこれについて述べる。
【0003】図6(a)は、従来の半導体集積回路の構
成要素としてのCMOSインバータの回路図であり、こ
のインバータは、ソースが電源端子VDDに接続されゲー
トが入力端子Iに接続されドレインが出力端子Oに接続
さたpチャネルMOSトランジスタ(以下、pMOSと
記す)p41と、ソースが接地端子VSSに接続されゲー
トが入力端子Iに接続されドレインが出力端子Oに接続
されたnチャネルMOSトランジスタ(以下、nMOS
と記す)n41から構成されている。
成要素としてのCMOSインバータの回路図であり、こ
のインバータは、ソースが電源端子VDDに接続されゲー
トが入力端子Iに接続されドレインが出力端子Oに接続
さたpチャネルMOSトランジスタ(以下、pMOSと
記す)p41と、ソースが接地端子VSSに接続されゲー
トが入力端子Iに接続されドレインが出力端子Oに接続
されたnチャネルMOSトランジスタ(以下、nMOS
と記す)n41から構成されている。
【0004】このCMOSインバータにおいては、入力
端子の信号がローレベル(接地端子VSSの電位)からハ
イレベル(電源端子VDDの電位)に変化する時は、pM
OSp41が非導通となり、nMOSn41が導通とな
って、負荷容量CL の電荷を放電し、出力端子の電位は
ハイレベルからローレベルとなる。入力端子の信号がハ
イレベルからローレベルに変化する時は、pMOSp4
1が導通して負荷容量CL を充電し、nMOSn41が
非導通となるので、出力端子Oの電位はローレベルから
ハイレベルとなる。
端子の信号がローレベル(接地端子VSSの電位)からハ
イレベル(電源端子VDDの電位)に変化する時は、pM
OSp41が非導通となり、nMOSn41が導通とな
って、負荷容量CL の電荷を放電し、出力端子の電位は
ハイレベルからローレベルとなる。入力端子の信号がハ
イレベルからローレベルに変化する時は、pMOSp4
1が導通して負荷容量CL を充電し、nMOSn41が
非導通となるので、出力端子Oの電位はローレベルから
ハイレベルとなる。
【0005】ここで、出力端子Oがハイレベルからロー
レベルに変化する速度はnMOSn41の閾値電圧が小
さいほど速く、また出力端子Oがローレベルからハイレ
ベルに変化する速度はpMOSp41の閾値電圧の絶対
値が小さいほど速いことは前に述べた通りであるが、M
OSトランジスタでは、閾値電圧より低い、例えば接地
レベル(VSS)のゲート電圧を印加した状態でもサブス
レッショルド電流が流れる。そして、図6(b)に示さ
れるように、閾値電圧をV1からV2に低下させると、
非導通時のサブスレッショルド電流はI1からI2に増
大する。
レベルに変化する速度はnMOSn41の閾値電圧が小
さいほど速く、また出力端子Oがローレベルからハイレ
ベルに変化する速度はpMOSp41の閾値電圧の絶対
値が小さいほど速いことは前に述べた通りであるが、M
OSトランジスタでは、閾値電圧より低い、例えば接地
レベル(VSS)のゲート電圧を印加した状態でもサブス
レッショルド電流が流れる。そして、図6(b)に示さ
れるように、閾値電圧をV1からV2に低下させると、
非導通時のサブスレッショルド電流はI1からI2に増
大する。
【0006】このサブスレッショルド電流は、閾値電圧
を80〜90mV低下させるごとに約10倍増大するた
めに、装置を動作させていないモード(待機モード)に
おける消費電力は閾値電圧の低下に伴って急速に増大す
る。そのため、特に電池を電源とする装置では電池の寿
命が短くならないようにするために、CMOSを構成す
るpMOS、nMOSの双方の閾値電圧を絶対値で0.
5ボルト程度より小さくすることができず、微細化に伴
う低電源電圧下での高速動作実現の障害になっていた。
を80〜90mV低下させるごとに約10倍増大するた
めに、装置を動作させていないモード(待機モード)に
おける消費電力は閾値電圧の低下に伴って急速に増大す
る。そのため、特に電池を電源とする装置では電池の寿
命が短くならないようにするために、CMOSを構成す
るpMOS、nMOSの双方の閾値電圧を絶対値で0.
5ボルト程度より小さくすることができず、微細化に伴
う低電源電圧下での高速動作実現の障害になっていた。
【0007】図7(a)に、図6(a)の従来のCMO
S回路における上記欠点を改良した従来例を示す。この
回路では、閾値電圧が絶対値で小さいpMOSp51と
nMOSn51で構成されたCMOSインバータと接地
端子VSSとの間に閾値電圧が大きいnMOSn52が挿
入され、nMOSn52のゲートに動作モードでハイレ
ベル、待機モードでローレベルとなる制御信号SBが供
給されている。SBがハイレベル、即ち動作モードにお
いては、閾値電圧の大きいnMOSn52は完全に導通
した状態にあり、nMOSn51のソースとnMOSn
52のドレインの接続点の電位はほぼ接地電位にあるの
で、図7(b)に示されるように、入力端子Iに加わる
信号がハイレベルからローレベルに変わると出力端子O
の電位はローレベルからハイレベルに変化し、入力端子
Iの信号がローレベルからハイレベルに変わると出力端
子はハイレベルからローレベルに変化する。そしてこの
回路では、pMOSp51およびnMOSn51の閾値
電圧は絶対値で0.1〜0.2V程度と低いため、電源
端子VDDに与えられる電圧が1.5〜2Vの低電圧であ
っても高速に動作することができる。
S回路における上記欠点を改良した従来例を示す。この
回路では、閾値電圧が絶対値で小さいpMOSp51と
nMOSn51で構成されたCMOSインバータと接地
端子VSSとの間に閾値電圧が大きいnMOSn52が挿
入され、nMOSn52のゲートに動作モードでハイレ
ベル、待機モードでローレベルとなる制御信号SBが供
給されている。SBがハイレベル、即ち動作モードにお
いては、閾値電圧の大きいnMOSn52は完全に導通
した状態にあり、nMOSn51のソースとnMOSn
52のドレインの接続点の電位はほぼ接地電位にあるの
で、図7(b)に示されるように、入力端子Iに加わる
信号がハイレベルからローレベルに変わると出力端子O
の電位はローレベルからハイレベルに変化し、入力端子
Iの信号がローレベルからハイレベルに変わると出力端
子はハイレベルからローレベルに変化する。そしてこの
回路では、pMOSp51およびnMOSn51の閾値
電圧は絶対値で0.1〜0.2V程度と低いため、電源
端子VDDに与えられる電圧が1.5〜2Vの低電圧であ
っても高速に動作することができる。
【0008】SBがローレベル、すなわち待機モードに
なると、nMOSn52は非導通状態になるが、nMO
Sn52の閾値電圧は0.6V程度と高いので、nMO
Sn52を通してVSSに流れる電流は僅かである。その
ため、待機モードにおける電力消費はほとんどなく、こ
の回路により図6(a)に示す従来のCMOS回路の欠
点を改良することができる。
なると、nMOSn52は非導通状態になるが、nMO
Sn52の閾値電圧は0.6V程度と高いので、nMO
Sn52を通してVSSに流れる電流は僅かである。その
ため、待機モードにおける電力消費はほとんどなく、こ
の回路により図6(a)に示す従来のCMOS回路の欠
点を改良することができる。
【0009】
【発明が解決しようとする課題】しかしながら、上述し
た図7(a)のCMOS回路では、pMOSp51およ
びnMOSn51の閾値電圧の絶対値がnMOSn52
のそれより小さいので、pMOSp51のゲートにハイ
レベルが供給されている時に流れるサブスレッショルド
電流の値は、SBがローレベルにある時にnMOSn5
2を通して流れるサブスレッショルド電流よりも数桁大
きい。したがって、SBがローレベルとなり待機モード
に入ったとき、pMOSp51を通して出力端子Oに流
れ込む電流の方がnMOSn52を通して流れ出す電流
より大きくなり、そのため、図7(b)に示されるよう
に、出力端子Oの電位は徐々に上昇を始め、最終的には
完全に電源端子VDDの電位に等しいハイレベルとなって
しまう。この結果、待機モードにはいる前の出力状態が
維持されず、待機モードから再び動作モードに戻った時
に、元の出力状態を復帰させることが困難になるという
問題点があった。
た図7(a)のCMOS回路では、pMOSp51およ
びnMOSn51の閾値電圧の絶対値がnMOSn52
のそれより小さいので、pMOSp51のゲートにハイ
レベルが供給されている時に流れるサブスレッショルド
電流の値は、SBがローレベルにある時にnMOSn5
2を通して流れるサブスレッショルド電流よりも数桁大
きい。したがって、SBがローレベルとなり待機モード
に入ったとき、pMOSp51を通して出力端子Oに流
れ込む電流の方がnMOSn52を通して流れ出す電流
より大きくなり、そのため、図7(b)に示されるよう
に、出力端子Oの電位は徐々に上昇を始め、最終的には
完全に電源端子VDDの電位に等しいハイレベルとなって
しまう。この結果、待機モードにはいる前の出力状態が
維持されず、待機モードから再び動作モードに戻った時
に、元の出力状態を復帰させることが困難になるという
問題点があった。
【0010】したがって、この発明の目的とするところ
は、駆動電圧が低電圧化された際にも高速動作を維持し
うるようにするとともに、待機時における消費電力を低
レベルに抑えうるようにすることである。そして、この
ことにより、電池を電源とする応用装置において、動作
速度を犠牲にすることなく電池寿命の長期化を達成しよ
うとするものである。
は、駆動電圧が低電圧化された際にも高速動作を維持し
うるようにするとともに、待機時における消費電力を低
レベルに抑えうるようにすることである。そして、この
ことにより、電池を電源とする応用装置において、動作
速度を犠牲にすることなく電池寿命の長期化を達成しよ
うとするものである。
【0011】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、第1、第2の電源端子(VDD1、
VSS1)と、第1の動作モード時に活性となり、第2の
動作モード時にフローティング状態となる第3、第4の
電源端子(VDD2、VSS2)と、入力端子(I)と、出
力端子(O)と、第3、第4の電源端子間に設けられ、
入力端が前記入力端子に、出力端が前記出力端子に接続
されたCMOS構成の論理回路からなる第1の部分回路
(p11、n11;p21、n21)と、第1、第2の
電源端子間に設けられた、出力端が前記出力端子に接続
され、第2の動作モード時に第2の動作モード開始直前
の第1の部分回路の出力状態を保持することのできるC
MOS構成の論理回路からなる第2の部分回路(p1
2、n12;p22、p23、n22、n23)と、を
備え、前記第1の部分回路を構成するMOSトランジス
タの閾値電圧が、前記第2の部分回路を構成するMOS
トランジスタの閾値電圧より絶対値において小さいこと
を特徴とするCMOS型半導体集積回路が提供される。
め、本発明によれば、第1、第2の電源端子(VDD1、
VSS1)と、第1の動作モード時に活性となり、第2の
動作モード時にフローティング状態となる第3、第4の
電源端子(VDD2、VSS2)と、入力端子(I)と、出
力端子(O)と、第3、第4の電源端子間に設けられ、
入力端が前記入力端子に、出力端が前記出力端子に接続
されたCMOS構成の論理回路からなる第1の部分回路
(p11、n11;p21、n21)と、第1、第2の
電源端子間に設けられた、出力端が前記出力端子に接続
され、第2の動作モード時に第2の動作モード開始直前
の第1の部分回路の出力状態を保持することのできるC
MOS構成の論理回路からなる第2の部分回路(p1
2、n12;p22、p23、n22、n23)と、を
備え、前記第1の部分回路を構成するMOSトランジス
タの閾値電圧が、前記第2の部分回路を構成するMOS
トランジスタの閾値電圧より絶対値において小さいこと
を特徴とするCMOS型半導体集積回路が提供される。
【0012】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1(a)は、本発明の第1の実施例を示
す回路図、図1(b)は、そのタイミングチャートであ
り、図2は、図1の回路を半導体基板上に集積回路とし
て実現した時の平面図である。図1(a)において、−
0.2V程度の閾値電圧のpMOSp11と0.2V程
度の閾値電圧のnMOSn11とは、互いのドレインが
接続されて出力端となり、また互いのゲートが接続され
て入力端となってCMOS構成のインバータとして第1
の回路部分を構成し、第3電源端子VDD2と第4電源端
子VSS2との間に設けられ、その入力端は入力端子I
に、その出力端は出力端子Oに接続されている。
て説明する。図1(a)は、本発明の第1の実施例を示
す回路図、図1(b)は、そのタイミングチャートであ
り、図2は、図1の回路を半導体基板上に集積回路とし
て実現した時の平面図である。図1(a)において、−
0.2V程度の閾値電圧のpMOSp11と0.2V程
度の閾値電圧のnMOSn11とは、互いのドレインが
接続されて出力端となり、また互いのゲートが接続され
て入力端となってCMOS構成のインバータとして第1
の回路部分を構成し、第3電源端子VDD2と第4電源端
子VSS2との間に設けられ、その入力端は入力端子I
に、その出力端は出力端子Oに接続されている。
【0013】同様に、−0.6V程度の閾値電圧のpM
OSp12と、0.6V程度の閾値電圧のnMOSn1
2は互いのドレインが接続されて出力端となり、また互
いのゲートが接続されて入力端となってCMOS構成の
インバータとして第2の部分回路を構成し、第1電源端
子VDD1と第2電源端子VSS1との間に設けられ、その
入力端は入力端子Iに、その出力端は出力端子Oに接続
されている。ここで、pMOSp11とnMOSn11
は、pMOSp12、nMOSn12に対しより広いチ
ャネル幅を有しておりより大きな電流供給能力を持つよ
うに構成されている。VDD1とVDD2の間には第1のス
イッチング素子SW1が、VSS1とVSS2の間には第2
のスイッチング素子SW2がそれぞれ設けられ、いずれ
のスイッチング素子も動作モードでは導通し、待機モー
ドでは遮断される。
OSp12と、0.6V程度の閾値電圧のnMOSn1
2は互いのドレインが接続されて出力端となり、また互
いのゲートが接続されて入力端となってCMOS構成の
インバータとして第2の部分回路を構成し、第1電源端
子VDD1と第2電源端子VSS1との間に設けられ、その
入力端は入力端子Iに、その出力端は出力端子Oに接続
されている。ここで、pMOSp11とnMOSn11
は、pMOSp12、nMOSn12に対しより広いチ
ャネル幅を有しておりより大きな電流供給能力を持つよ
うに構成されている。VDD1とVDD2の間には第1のス
イッチング素子SW1が、VSS1とVSS2の間には第2
のスイッチング素子SW2がそれぞれ設けられ、いずれ
のスイッチング素子も動作モードでは導通し、待機モー
ドでは遮断される。
【0014】次に、図1(a)に示すCMOS回路の動
作について、図1(b)のタイミングチャートを参照し
て説明する。動作モードにおいては、SW1、SW2は
共に導通しているのでVDD1とVDD2は、略同一電圧を
与え、またVSS1とVSS2も略同一の接地電位を与え
る。待機モードにおいては、SW1、SW2は共に遮断
されるので、VDD1、VSS1は動作モードにおける電位
と同一であるが、VDD2およびVSS2は電源から切り離
されてフローティング状態となる。
作について、図1(b)のタイミングチャートを参照し
て説明する。動作モードにおいては、SW1、SW2は
共に導通しているのでVDD1とVDD2は、略同一電圧を
与え、またVSS1とVSS2も略同一の接地電位を与え
る。待機モードにおいては、SW1、SW2は共に遮断
されるので、VDD1、VSS1は動作モードにおける電位
と同一であるが、VDD2およびVSS2は電源から切り離
されてフローティング状態となる。
【0015】スイッチング素子が導通している動作モー
ドにおいて、時刻t1に、入力端子Iの信号がローレベ
ルからハイレベルに変化した場合、pMOSp11およ
びpMOSp12が導通から非導通となり、nMOSn
11およびnMOSn12が非導通から導通となるた
め、出力端子Oの電位はハイレベルからローレベルに低
下するが、この時出力端子Oからの放電の大部分は、図
1(b)に示すように、閾値電圧が低いために先に導通
することができかつ電流を多く流すことができるnMO
Sn11によって行われるので、スイッチング速度は十
分に速い。
ドにおいて、時刻t1に、入力端子Iの信号がローレベ
ルからハイレベルに変化した場合、pMOSp11およ
びpMOSp12が導通から非導通となり、nMOSn
11およびnMOSn12が非導通から導通となるた
め、出力端子Oの電位はハイレベルからローレベルに低
下するが、この時出力端子Oからの放電の大部分は、図
1(b)に示すように、閾値電圧が低いために先に導通
することができかつ電流を多く流すことができるnMO
Sn11によって行われるので、スイッチング速度は十
分に速い。
【0016】次に、この状態から時刻t2において、ス
イッチング素子SW1、SW2が遮断され待機モードに
なると、pMOSp11とnMOSn11は電源から切
り離されるのでこれらの閾値電圧が絶対値で低いにもか
かわらず電流は流れないが、VSS1にドレインが接続さ
れたnMOSn12が導通状態を維持しているため、出
力端子Oは待機モードとなる前の電位であるローレベル
を維持する。また、この時pMOSp12は閾値電圧が
絶対値で大きいMOSトランジスタであるため、サブス
レッショルド電流は小さく、したがって、待機モードに
おける電力消費は少ない。
イッチング素子SW1、SW2が遮断され待機モードに
なると、pMOSp11とnMOSn11は電源から切
り離されるのでこれらの閾値電圧が絶対値で低いにもか
かわらず電流は流れないが、VSS1にドレインが接続さ
れたnMOSn12が導通状態を維持しているため、出
力端子Oは待機モードとなる前の電位であるローレベル
を維持する。また、この時pMOSp12は閾値電圧が
絶対値で大きいMOSトランジスタであるため、サブス
レッショルド電流は小さく、したがって、待機モードに
おける電力消費は少ない。
【0017】次に、時刻t3において再びSW1および
SW2が導通して動作モードになると、pMOSp11
とnMOSn11により構成されるインバータに電源電
圧が供給されるが、出力端子Oの電位は、pMOSp1
2とnMOSn12のインバータによって待機モード期
間も維持されていたため、ローレベルのまま変化しな
い。次に、動作モード中の時刻t4において入力端子I
の信号がハイレベルからローレベルに変化すると、nM
OSn11およびnMOSn12が導通から非導通にな
り、pMOSp11およびpMOSp12が非導通から
導通になるため、出力端子Oの電位はローレベルからハ
イレベルに上昇するが、この時、出力端子Oへの充電の
大部分は、図1(b)に示すように、閾値電圧の絶対値
が低く大電流を流すことができるpMOSp11によっ
て行われるので、高速に動作することがきる。
SW2が導通して動作モードになると、pMOSp11
とnMOSn11により構成されるインバータに電源電
圧が供給されるが、出力端子Oの電位は、pMOSp1
2とnMOSn12のインバータによって待機モード期
間も維持されていたため、ローレベルのまま変化しな
い。次に、動作モード中の時刻t4において入力端子I
の信号がハイレベルからローレベルに変化すると、nM
OSn11およびnMOSn12が導通から非導通にな
り、pMOSp11およびpMOSp12が非導通から
導通になるため、出力端子Oの電位はローレベルからハ
イレベルに上昇するが、この時、出力端子Oへの充電の
大部分は、図1(b)に示すように、閾値電圧の絶対値
が低く大電流を流すことができるpMOSp11によっ
て行われるので、高速に動作することがきる。
【0018】次に、時刻t5において、スイッチング素
子SW1、SW2が遮断され、待機モードに移行する
と、pMOSp11とnMOSn11から成るインバー
タには電源電圧が供給されなくなるので電流は流れず、
pMOSp12とnMOSn12からなるインバータの
pMOSp12が導通状態を維持して出力端子の電位を
待機モード期間中維持する。この時、非導通のnMOS
n12には閾値電圧が高いためわずかなサブスレッショ
ルド電流しか流れず、そのため、待機モード期間中の電
力消費は極めて低レベルである。
子SW1、SW2が遮断され、待機モードに移行する
と、pMOSp11とnMOSn11から成るインバー
タには電源電圧が供給されなくなるので電流は流れず、
pMOSp12とnMOSn12からなるインバータの
pMOSp12が導通状態を維持して出力端子の電位を
待機モード期間中維持する。この時、非導通のnMOS
n12には閾値電圧が高いためわずかなサブスレッショ
ルド電流しか流れず、そのため、待機モード期間中の電
力消費は極めて低レベルである。
【0019】次に、図2を参照して第1の実施例の集積
回路上での配置について説明する。同図に示されるよう
に、nウェル1の中にpMOSp11およびpMOSp
12が形成され、p型の基板上にnMOSn11および
nMOSn12が形成されている。pMOSp12とn
MOSn12は、スイッチング動作に寄与する必要はな
く、MOSトランジスタとして安定動作するに必要な最
小寸法のトランジスタ幅で十分であるので、これらを付
加したことによる占有面積の増加は少ない。
回路上での配置について説明する。同図に示されるよう
に、nウェル1の中にpMOSp11およびpMOSp
12が形成され、p型の基板上にnMOSn11および
nMOSn12が形成されている。pMOSp12とn
MOSn12は、スイッチング動作に寄与する必要はな
く、MOSトランジスタとして安定動作するに必要な最
小寸法のトランジスタ幅で十分であるので、これらを付
加したことによる占有面積の増加は少ない。
【0020】図2において、2は、pMOSp11、p
12のソース・ドレイン領域を構成するp型拡散層、3
は、nMOSn11、n12のソース・ドレイン領域を
構成するn型拡散層、4は、各トランジスタのゲート電
極を構成するポリシリコン膜、5は、p型拡散層2、n
型拡散層3またはポリシリコン膜4とAl配線6との間
のコンタクトを示す。
12のソース・ドレイン領域を構成するp型拡散層、3
は、nMOSn11、n12のソース・ドレイン領域を
構成するn型拡散層、4は、各トランジスタのゲート電
極を構成するポリシリコン膜、5は、p型拡散層2、n
型拡散層3またはポリシリコン膜4とAl配線6との間
のコンタクトを示す。
【0021】なお、図1、図2に示す実施例は、インバ
ータに関するものであったが、これをインバータ回路以
外の回路に拡張することができる。例えば、第1の部分
回路であるpMOSp11とnMOSn11のインバー
タをCMOS構成の2入力NAND回路に置き換え、同
時に第2の部分回路であるpMOSp12とnMOSn
12のインバータをCMOS構成の2入力NAND回路
に置き換えることによって2入力NANDの論理機能を
もつ本発明による回路を実現できるように、種々の論理
機能を実現するように拡張することができる。
ータに関するものであったが、これをインバータ回路以
外の回路に拡張することができる。例えば、第1の部分
回路であるpMOSp11とnMOSn11のインバー
タをCMOS構成の2入力NAND回路に置き換え、同
時に第2の部分回路であるpMOSp12とnMOSn
12のインバータをCMOS構成の2入力NAND回路
に置き換えることによって2入力NANDの論理機能を
もつ本発明による回路を実現できるように、種々の論理
機能を実現するように拡張することができる。
【0022】図3(a)は、本発明の第2の実施例を示
す回路図である。図3(a)に示すように、−0.2V
程度の閾値電圧のpMOSp21と0.2V程度の閾値
電圧のnMOSn21は互いのドレインが接続されて出
力端となり、また互いのゲートが接続されて入力端とな
ってCMOS構成のインバータとして第1の部分回路を
構成し、第3電源端子VDD2と第4電源端子VSS2の間
に設けられ、その入力端は入力端子Iに、出力端は出力
端子Oに接続されている。
す回路図である。図3(a)に示すように、−0.2V
程度の閾値電圧のpMOSp21と0.2V程度の閾値
電圧のnMOSn21は互いのドレインが接続されて出
力端となり、また互いのゲートが接続されて入力端とな
ってCMOS構成のインバータとして第1の部分回路を
構成し、第3電源端子VDD2と第4電源端子VSS2の間
に設けられ、その入力端は入力端子Iに、出力端は出力
端子Oに接続されている。
【0023】また、−0.6V程度の閾値電圧のpMO
Sp22と、閾値電圧0.6V程度のnMOSn22は
互いのドレインが接続されて出力端となり、また互いの
ゲートが接続されて入力端となるCMOS構成の第1の
インバータを形成し、同様に−0.6V程度の閾値電圧
のpMOSp23と0.6V程度の閾値電圧のnMOS
n23は互いのドレインが接続されて出力端となり、ま
た互いのゲートが接続されて入力端となるCMOS構成
の第2のインバータを形成しており、そして、第1のイ
ンバータの出力端と第2のインバータの入力端が接続さ
れ、これら2つのインバータはいずれも第1電源端子V
DD1と第2電源端子VSS1との間に設けられて第2の部
分回路を構成している。そして第2の部分回路の入力端
でもある第1のインバータの入力端は出力端子Oに接続
され、第2の部分回路の出力端でもある第2のインバー
タの出力端も同様に出力端子Oに接続されている。本実
施例においても、第1の部分回路を構成するpMOSp
21とnMOSn21は、第2の部分回路を構成するp
MOSp22、p23、nMOSn22、n23よりゲ
ート幅が広く形成され、より大きな電流供給能力をもつ
ように構成されている。
Sp22と、閾値電圧0.6V程度のnMOSn22は
互いのドレインが接続されて出力端となり、また互いの
ゲートが接続されて入力端となるCMOS構成の第1の
インバータを形成し、同様に−0.6V程度の閾値電圧
のpMOSp23と0.6V程度の閾値電圧のnMOS
n23は互いのドレインが接続されて出力端となり、ま
た互いのゲートが接続されて入力端となるCMOS構成
の第2のインバータを形成しており、そして、第1のイ
ンバータの出力端と第2のインバータの入力端が接続さ
れ、これら2つのインバータはいずれも第1電源端子V
DD1と第2電源端子VSS1との間に設けられて第2の部
分回路を構成している。そして第2の部分回路の入力端
でもある第1のインバータの入力端は出力端子Oに接続
され、第2の部分回路の出力端でもある第2のインバー
タの出力端も同様に出力端子Oに接続されている。本実
施例においても、第1の部分回路を構成するpMOSp
21とnMOSn21は、第2の部分回路を構成するp
MOSp22、p23、nMOSn22、n23よりゲ
ート幅が広く形成され、より大きな電流供給能力をもつ
ように構成されている。
【0024】次に、図3(a)に示すCMOSの回路の
動作について、図3(b)のタイミングチャートを参照
して説明する。動作モードにおいては、SW1およびS
W2は導通しているので、図1(a)の場合と同様に、
VDD1とVDD2とは略同一電圧を与え、またVSS1とV
SS2も略同一の接地電位を与える。
動作について、図3(b)のタイミングチャートを参照
して説明する。動作モードにおいては、SW1およびS
W2は導通しているので、図1(a)の場合と同様に、
VDD1とVDD2とは略同一電圧を与え、またVSS1とV
SS2も略同一の接地電位を与える。
【0025】動作モードの時刻t1において、入力端子
Iの電位がローレベルからハイレベルに変化すると、p
MOSp21が導通から非導通となり、nMOSn21
が非導通から導通になるため、出力端子Oの電位はハイ
レベルからローレベルに変化する。この時、nMOSn
21は閾値電圧が低く、電流供給能力の大きいMOSト
ランジスタであるために、スイッチングは高速に行われ
る。出力端子Oの変化を受けて、pMOSp22が導通
となり、nMOSn22が非導通となるので、第2の部
分回路内の第1のインバータの出力端Aの電位はハイレ
ベルへと上昇し、pMOSp23を非導通にし、nMO
Sn23を導通にして動作を完了するが、出力端子Oの
電位はすでにローレベルに定まっているので変化しな
い。このように絶対値で高い閾値電圧をもつpMOSp
22、nMOSn22、pMOSp23およびnMOS
n23は、入力端子Iから出力端子Oまでの信号のスイ
ッチング速度に関与しないため、駆動能力の小さいMO
Sトランジスタを用いることができる。
Iの電位がローレベルからハイレベルに変化すると、p
MOSp21が導通から非導通となり、nMOSn21
が非導通から導通になるため、出力端子Oの電位はハイ
レベルからローレベルに変化する。この時、nMOSn
21は閾値電圧が低く、電流供給能力の大きいMOSト
ランジスタであるために、スイッチングは高速に行われ
る。出力端子Oの変化を受けて、pMOSp22が導通
となり、nMOSn22が非導通となるので、第2の部
分回路内の第1のインバータの出力端Aの電位はハイレ
ベルへと上昇し、pMOSp23を非導通にし、nMO
Sn23を導通にして動作を完了するが、出力端子Oの
電位はすでにローレベルに定まっているので変化しな
い。このように絶対値で高い閾値電圧をもつpMOSp
22、nMOSn22、pMOSp23およびnMOS
n23は、入力端子Iから出力端子Oまでの信号のスイ
ッチング速度に関与しないため、駆動能力の小さいMO
Sトランジスタを用いることができる。
【0026】次に、時刻t2においてSW1およびSW
2が遮断となり、待機モードになると、pMOSp21
とnMOSn21は電源から切り離されるのでこれらの
閾値電圧が絶対値で低いにもかかわらず電流は流れな
い。このとき、第1のインバータではpMOSp22が
導通状態で、第2のインバータではnMOSn23が導
通状態であり、待機モードにはいる直前の状態を維持し
ているため、A点はハイレベル、出力端子Oはローレベ
ルを維持し続ける。また、この時非導通状態にあるnM
OSn22とpMOSp23はいずれも閾値電圧が絶対
値で高いためにサブスレッショルド電流が小さく、した
がって待機モードにおける電力消費は極めて少ない。
2が遮断となり、待機モードになると、pMOSp21
とnMOSn21は電源から切り離されるのでこれらの
閾値電圧が絶対値で低いにもかかわらず電流は流れな
い。このとき、第1のインバータではpMOSp22が
導通状態で、第2のインバータではnMOSn23が導
通状態であり、待機モードにはいる直前の状態を維持し
ているため、A点はハイレベル、出力端子Oはローレベ
ルを維持し続ける。また、この時非導通状態にあるnM
OSn22とpMOSp23はいずれも閾値電圧が絶対
値で高いためにサブスレッショルド電流が小さく、した
がって待機モードにおける電力消費は極めて少ない。
【0027】次に、時刻t3においてSW1およびSW
2が再び導通して動作モードに戻ると、pMOSp21
とnMOSn21で構成される第1の部分回路のインバ
ータに電源電圧が供給されるが、出力端子Oの電位は前
述したようにpMOSp22、nMOSn22、pMO
Sp23、nMOSn23で構成された第2の部分回路
で待機モード期間もローレベルに維持されているため変
化しない。
2が再び導通して動作モードに戻ると、pMOSp21
とnMOSn21で構成される第1の部分回路のインバ
ータに電源電圧が供給されるが、出力端子Oの電位は前
述したようにpMOSp22、nMOSn22、pMO
Sp23、nMOSn23で構成された第2の部分回路
で待機モード期間もローレベルに維持されているため変
化しない。
【0028】次に、動作モード中のt4において、入力
端子Iの信号がハイレベルからローレベルに変化する
と、nMOSn21が導通から非導通となり、pMOS
p21が非導通から導通となるため、出力端子Oの電位
はローレベルからハイレベルに上昇するが、この時にも
pMOSp21は閾値電圧が絶対値で低く、電流駆動能
力の大きいMOSトランジスタであるために、スイッチ
ングは高速に行われる。出力端子の変化を受けてnMO
Sn22が導通となり、点Aはローレベルへと低下して
pMOSp23を導通させて動作を完了する。
端子Iの信号がハイレベルからローレベルに変化する
と、nMOSn21が導通から非導通となり、pMOS
p21が非導通から導通となるため、出力端子Oの電位
はローレベルからハイレベルに上昇するが、この時にも
pMOSp21は閾値電圧が絶対値で低く、電流駆動能
力の大きいMOSトランジスタであるために、スイッチ
ングは高速に行われる。出力端子の変化を受けてnMO
Sn22が導通となり、点Aはローレベルへと低下して
pMOSp23を導通させて動作を完了する。
【0029】次に、SW1およびSW2が再び遮断され
待機モードになると、第1の部分回路を構成するpMO
Sp21とnMOSn21は電源から切り離され、第2
の部分回路ではnMOSn22とpMOSp23が導通
状態を維持して待機モード期間中の出力端子をハイレベ
ルに維持する。この場合にも非導通状態のpMOSp2
2とnMOSn23はいずれも閾値電圧が絶対値で高い
MOSトランジスタであるので、サブスレッショルド電
流が小さく、待機モードにおける電力消費は僅かであ
る。
待機モードになると、第1の部分回路を構成するpMO
Sp21とnMOSn21は電源から切り離され、第2
の部分回路ではnMOSn22とpMOSp23が導通
状態を維持して待機モード期間中の出力端子をハイレベ
ルに維持する。この場合にも非導通状態のpMOSp2
2とnMOSn23はいずれも閾値電圧が絶対値で高い
MOSトランジスタであるので、サブスレッショルド電
流が小さく、待機モードにおける電力消費は僅かであ
る。
【0030】図4は、図3に示すCMOS回路を集積回
路化した半導体装置の平面図であって、同図に示すよう
に、nウェル1の中にpMOSp21、pMOSp2
2、pMOSp23が形成され、p型の基板上にnMO
Sn21、nMOSn22、nMOSn23が形成され
ている。前述したように、pMOSp22、nMOSn
22、pMOSp23、nMOSn23はスイッチング
動作には寄与していないので、MOSトランジスタとし
て安定動作するに必要な最小寸法のトランジスタ幅とす
ることが望ましい。図4において、図2に示す第1の実
施例の部分と対応する部分には同一の参照番号が付され
ているので重複する説明は省略する。
路化した半導体装置の平面図であって、同図に示すよう
に、nウェル1の中にpMOSp21、pMOSp2
2、pMOSp23が形成され、p型の基板上にnMO
Sn21、nMOSn22、nMOSn23が形成され
ている。前述したように、pMOSp22、nMOSn
22、pMOSp23、nMOSn23はスイッチング
動作には寄与していないので、MOSトランジスタとし
て安定動作するに必要な最小寸法のトランジスタ幅とす
ることが望ましい。図4において、図2に示す第1の実
施例の部分と対応する部分には同一の参照番号が付され
ているので重複する説明は省略する。
【0031】図3、図4に示した実施例は、機能、消費
電力、動作速度において図1、図2に示した第1の実施
例のものと同等であるが、図3、図4に示す第2の実施
例では、第2の部分回路が論理機能にかかわらず2個の
CMOSインバータで済むので、第1の部分回路の論理
機能がより複雑でCMOSで構成するとより多くのMO
Sトランジスタを必要とする場合には、第2の部分回路
のトランジスタ数が少なくて済むという利点がある。例
えば、5入力NAND回路を実現する場合、図1、図2
の実施例では第1の部分回路に10個と第2の部分回路
で10個の計20個のMOSトランジスタを要するが、
図3、図4の実施例では第1の部分回路に10個と第2
の部分回路に4個の計14個のMOSトランジスタで実
現できるため、集積化した時の占有面積の増加を少量に
留めることができる。
電力、動作速度において図1、図2に示した第1の実施
例のものと同等であるが、図3、図4に示す第2の実施
例では、第2の部分回路が論理機能にかかわらず2個の
CMOSインバータで済むので、第1の部分回路の論理
機能がより複雑でCMOSで構成するとより多くのMO
Sトランジスタを必要とする場合には、第2の部分回路
のトランジスタ数が少なくて済むという利点がある。例
えば、5入力NAND回路を実現する場合、図1、図2
の実施例では第1の部分回路に10個と第2の部分回路
で10個の計20個のMOSトランジスタを要するが、
図3、図4の実施例では第1の部分回路に10個と第2
の部分回路に4個の計14個のMOSトランジスタで実
現できるため、集積化した時の占有面積の増加を少量に
留めることができる。
【0032】図5(a)、(b)は、本願発明の実施例
における電源端子とスイッチング素子の具体的構成を示
す回路図である。図5(a)は、本発明における第1の
スイッチング素子および第2のスイッチング素子を絶対
値で0.6V程度の閾値電圧をもつMOSトランジスタ
で構成した例を示す。図5(a)において、低電圧CM
OS回路部31は、図1(a)あるいは図3(a)にお
けるMOSトランジスタで構成された部分であって、第
1の部分回路と第2の部分回路の両方を含んでいる。第
1のスイッチング素子、即ち図1(a)あるいは図3
(a)におけるSW1に相当する絶対値で高閾値電圧の
pMOS32は、第1電源端子VDD1にソースが接続さ
れ、第3電源端子VDD2にドレインが接続され、ゲート
には動作モードでローレベル、待機モードでハイレベル
となる信号STが加えられ、第2のスイッチング素子、
即ち図1(a)あるいは図3(a)におけるSW2に相
当する高閾値電圧のnMOS33は、第2電源端子VSS
1にソースが接続され、第4電源端子VSS2にドレイン
が接続され、ゲートには動作モードでハイレベルで待機
モードでローレベルとなる信号SBが加えられている。
における電源端子とスイッチング素子の具体的構成を示
す回路図である。図5(a)は、本発明における第1の
スイッチング素子および第2のスイッチング素子を絶対
値で0.6V程度の閾値電圧をもつMOSトランジスタ
で構成した例を示す。図5(a)において、低電圧CM
OS回路部31は、図1(a)あるいは図3(a)にお
けるMOSトランジスタで構成された部分であって、第
1の部分回路と第2の部分回路の両方を含んでいる。第
1のスイッチング素子、即ち図1(a)あるいは図3
(a)におけるSW1に相当する絶対値で高閾値電圧の
pMOS32は、第1電源端子VDD1にソースが接続さ
れ、第3電源端子VDD2にドレインが接続され、ゲート
には動作モードでローレベル、待機モードでハイレベル
となる信号STが加えられ、第2のスイッチング素子、
即ち図1(a)あるいは図3(a)におけるSW2に相
当する高閾値電圧のnMOS33は、第2電源端子VSS
1にソースが接続され、第4電源端子VSS2にドレイン
が接続され、ゲートには動作モードでハイレベルで待機
モードでローレベルとなる信号SBが加えられている。
【0033】動作モードにおいては、STがローレベル
でpMOS32が導通状態となるため、端子VDD2にも
端子VDD1の電圧と略同一の電圧を供給することがで
き、またSBがハイレベルでnMOS33が導通状態と
なるため、端子VSS2にも端子VSS1の接地電位と略同
一の電位を供給することができる。待機モードにおいて
は、STがハイレベルでpMOS32が非導通状態とな
るため、端子VDD2を端子VDD1から切り離すことがで
き、このときpMOS32の閾値電圧が高いのでサブス
レッショルド電流はほとんど流れない。またSBがロー
レベルでnMOS33が非導通状態となるため、端子V
SS2を端子VSS1から切り離すことができ、そしてこの
ときnMOS33の閾値電圧が高いのでサブスレッショ
ルド電流はほとんど流れない。
でpMOS32が導通状態となるため、端子VDD2にも
端子VDD1の電圧と略同一の電圧を供給することがで
き、またSBがハイレベルでnMOS33が導通状態と
なるため、端子VSS2にも端子VSS1の接地電位と略同
一の電位を供給することができる。待機モードにおいて
は、STがハイレベルでpMOS32が非導通状態とな
るため、端子VDD2を端子VDD1から切り離すことがで
き、このときpMOS32の閾値電圧が高いのでサブス
レッショルド電流はほとんど流れない。またSBがロー
レベルでnMOS33が非導通状態となるため、端子V
SS2を端子VSS1から切り離すことができ、そしてこの
ときnMOS33の閾値電圧が高いのでサブスレッショ
ルド電流はほとんど流れない。
【0034】図5(b)は、図5(a)におけるpMO
S32をpnpバイポーラトランジスタ34に、nMO
S33をnpnバイポーラトランジスタ35に置き換え
たものであり、pnpバイポーラトランジスタ34のエ
ミッタは端子VDD1に、コレクタが端子VDD2に接続さ
れ、ベースに信号STが供給されており、npnバイポ
ーラトランジスタ35のエミッタは端子VSS1に、コレ
クタが端子VSS2に接続され、ベースに信号SBが供給
されていて、図5(a)の場合と同様の動作を行い、同
等の効果をもつ。
S32をpnpバイポーラトランジスタ34に、nMO
S33をnpnバイポーラトランジスタ35に置き換え
たものであり、pnpバイポーラトランジスタ34のエ
ミッタは端子VDD1に、コレクタが端子VDD2に接続さ
れ、ベースに信号STが供給されており、npnバイポ
ーラトランジスタ35のエミッタは端子VSS1に、コレ
クタが端子VSS2に接続され、ベースに信号SBが供給
されていて、図5(a)の場合と同様の動作を行い、同
等の効果をもつ。
【0035】なお、図1(a)、図3(a)の実施例に
おいて、第1の部分回路のMOSトランジスタの閾値電
圧は、nMOSが0.1〜0.4V、pMOSが−0.
1〜−0.4V程度が望ましく、絶対値における下限は
エンハンスメント型を維持するための値から定まり、上
限は第2の部分回路を構成するMOSトランジスタより
絶対値で低いことから決定される。同様に第2の部分回
路のMOSトランジスタの閾値電圧は、nMOSが0.
5〜1.0V、pMOSが−0.5〜−1.0Vが望ま
しく、絶対値における下限は電池での電流供給を考慮し
たサブスレッショルド電流の許容上限で定まり、上限は
1.5〜2V程度の低電圧動作を考慮して決定される。
おいて、第1の部分回路のMOSトランジスタの閾値電
圧は、nMOSが0.1〜0.4V、pMOSが−0.
1〜−0.4V程度が望ましく、絶対値における下限は
エンハンスメント型を維持するための値から定まり、上
限は第2の部分回路を構成するMOSトランジスタより
絶対値で低いことから決定される。同様に第2の部分回
路のMOSトランジスタの閾値電圧は、nMOSが0.
5〜1.0V、pMOSが−0.5〜−1.0Vが望ま
しく、絶対値における下限は電池での電流供給を考慮し
たサブスレッショルド電流の許容上限で定まり、上限は
1.5〜2V程度の低電圧動作を考慮して決定される。
【0036】
【発明の効果】以上に説明したように、本発明は、閾値
電圧の低いMOSトランジスタからなる第1の部分回路
と閾値電圧の高いMOSトランジスタからなる第2の部
分回路を設けて、動作モードでは前者により高速のスイ
ッチング動作を行わせ、待機モードでは後者のみで出力
レベルを維持するように前者を電源から切り離すように
したものであるので、本発明によれば、低い電源電圧の
もとでも高速に動作させることができるとともに待機モ
ードにおける消費電力を極めて低レベルに抑えることが
できる。したがって、本発明によれば、電池を電源とし
た機器において動作速度を低下させることなく電池の長
寿命化を達成することができる。
電圧の低いMOSトランジスタからなる第1の部分回路
と閾値電圧の高いMOSトランジスタからなる第2の部
分回路を設けて、動作モードでは前者により高速のスイ
ッチング動作を行わせ、待機モードでは後者のみで出力
レベルを維持するように前者を電源から切り離すように
したものであるので、本発明によれば、低い電源電圧の
もとでも高速に動作させることができるとともに待機モ
ードにおける消費電力を極めて低レベルに抑えることが
できる。したがって、本発明によれば、電池を電源とし
た機器において動作速度を低下させることなく電池の長
寿命化を達成することができる。
【図1】 本発明の第1の実施例の回路図とそのタイミ
ングチャート。
ングチャート。
【図2】 本発明の第1の実施例の集積回路上での配置
を示す平面図。
を示す平面図。
【図3】 本発明の第2の実施例の回路図とそのタイミ
ングチャート。
ングチャート。
【図4】 本発明の第2の実施例の集積回路上での配置
を示す平面図。
を示す平面図。
【図5】 本発明の実施例におけるスイッチング素子の
具体例を示す回路図。
具体例を示す回路図。
【図6】 第1の従来例の回路図とその特性曲線図。
【図7】 第2の従来例の回路図とそのタイミングチャ
ート。
ート。
p11、p21、p41、p51 低閾値電圧のpチャ
ネルMOSトランジスタ p12、p22、p23、32 高閾値電圧のpチャネ
ルMOSトランジスタ n11、n21、n41、n51 低閾値電圧のnチャ
ネルMOSトランジスタ n12、n22、n23、n52、33 高閾値電圧の
nチャネルMOSトランジスタ 1 nウェル 2 p型拡散層 3 n型拡散層 4 ポリシリコン膜 5 コンタクト 6 Al配線
ネルMOSトランジスタ p12、p22、p23、32 高閾値電圧のpチャネ
ルMOSトランジスタ n11、n21、n41、n51 低閾値電圧のnチャ
ネルMOSトランジスタ n12、n22、n23、n52、33 高閾値電圧の
nチャネルMOSトランジスタ 1 nウェル 2 p型拡散層 3 n型拡散層 4 ポリシリコン膜 5 コンタクト 6 Al配線
Claims (3)
- 【請求項1】第1及び第2の電源端子と、 スイッチ手
段と、前記スイッチ手段を介して前記第1及び第2の電
源端子に各々接続された第3及び第4の電源端子と、入
力端子と、出力端子と、前記第3と第4の電源端子間に
設けられ、入力端が前記入力端子に、出力端が前記出力
端子に接続された第1の部分回路と、前記第1と第2の
電源端子間に設けられ、前記入力端子若しくは前記第1
の部分回路の出力端にその入力端が接続された第2の部
分回路と、前記第1の部分回路を構成するMOSトラン
ジスタの閾値電圧は前記第2の部分回路を構成するMO
Sトランジスタの閾値電圧より絶対値において小さく、
前記スイッチ手段は、動作モードでは導通状態となり、
待機モードでは遮断状態となることを特徴とするCMO
S型半導体集積回路。 - 【請求項2】前記第1の部分回路と、前記入力端子がそ
の入力端に接続された前記第2の部分回路とは同一の論
理機能を有することを特徴とする請求項1記載のCMO
S型半導体集積回路。 - 【請求項3】前記第1の部分回路の出力端がその入力端
に接続された前記第2の部分回路は、インバータを縦列
接続したラッチ回路であることを特徴とする請求項1記
載のCMOS型半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5196736A JP3071612B2 (ja) | 1993-07-15 | 1993-07-15 | Cmos型半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5196736A JP3071612B2 (ja) | 1993-07-15 | 1993-07-15 | Cmos型半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0738417A JPH0738417A (ja) | 1995-02-07 |
JP3071612B2 true JP3071612B2 (ja) | 2000-07-31 |
Family
ID=16362748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5196736A Expired - Fee Related JP3071612B2 (ja) | 1993-07-15 | 1993-07-15 | Cmos型半導体集積回路 |
Country Status (1)
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---|---|
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Cited By (1)
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