KR20030061877A

KR20030061877A - 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법

Info

Publication number: KR20030061877A
Application number: KR1020020001875A
Authority: KR
Inventors: 이준
Original assignee: 삼성전자주식회사
Priority date: 2002-01-12
Filing date: 2002-01-12
Publication date: 2003-07-23
Also published as: TW200301903A; DE10301458A1; KR100437461B1; JP2003233995A; US6813184B2; TWI231937B; DE10301458B4; JP4070112B2; US20030133340A1

Abstract

여기에 게시되는 낸드 플래시 메모리 장치는 제 1 래치와 제 2 래치를 갖는 페이지 버퍼에 프로그램 데이터를 로딩하는 데이터 로딩 회로를 포함한다. 프로그램 데이터를 로딩하는 동안, 데이터 로딩 회로는 입력되는 프로그램 데이터가 결함 열에 대응할 때 미리 저장된 결함 열 어드레스 정보를 이용하여 상기 결함 열에 대응하는 페이지 버퍼에 입력 프로그램 데이터 대신에 패스 데이터를 로딩한다. 이러한 데이터 로딩 방식에 따르면, 결함 열의 데이터가 프로그램 검증 결과에 영향을 미치지 않게 하는 퓨즈를 사용하지 않고, 프로그램 검증을 위한 패스/페일 체크 회로를 구현하는 것이 가능하게 한다.

Description

낸드 플래시 메모리 장치 및 그것의 소거, 프로그램, 그리고 카피백 프로그램 방법{NAND-TYPE FLASH MEMORY DEVICE AND ERASE, PROGRAM, AND COPY-BACK PROGRAM METHODS THEREOF}

본 발명은 반도체 메모리 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 프로그램(program), 소거(erase), 또는 카피백 프로그램(copy-back program) 모드시 페이지 버퍼들에 래치되는 데이터 비트들이 패스 데이터 비트(pass data bit)인 지의 여부를 판별하기 위한 검증 스킴 및 그것의 방법에 관한 것이다.

불 휘발성 반도체 메모리 장치의 일예로서 낸드 플래시 메모리 장치 (NAND-type flash memory device)에는 페이지 버퍼 회로 (page buffer circuit)가 제공되며, 페이지 버퍼는 다양한 기능을 수행한다. 예를 들면, 선택된 페이지의 메모리 셀들로부터 데이터를 읽고자 하는 경우, 페이지 버퍼 회로는 선택된 페이지의 데이터 (이후, "페이지 데이터"라 칭함)를 감지하여 상기 감지된 페이지 데이터를 래치한다. 이는 "감지 동작" (sense operation)이라 불린다. 선택된 페이지의 메모리 셀들에 데이터를 프로그램하고자 하는 경우, 페이지 버퍼 회로는 외부로부터 제공되는 프로그램 데이터를 임시적으로 저장한다. 이는 "데이터 로딩 동작" (data loading operation)이라 불린다. 페이지 버퍼 회로는 프로그램 금지 셀 (program-inhibited cell) 또는 프로그램이 완료된 셀이 프로그램되지 않게 한다. 프로그램/소거된 셀이 목표 문턱 전압 (target threshold voltage)을 갖는지 (또는 프로그램/소거된 셀이 충분히 프로그램/소거되었는 지)의 여부를 확인하기 위한 검증 동작을 수행하는 경우, 페이지 버퍼 회로는 감지 동작과 마찬가지로 선택된 페이지의 메모리 셀들의 데이터 비트들을 감지하고 래치한다. 래치된 데이터 비트들이 패스 데이터 비트들인 지의 여부를 판별하기 위해서, 페이지 버퍼 회로는 그렇게 래치된 데이터 비트들을 외부로의 출력없이 패스/페일 체크 회로 (pass/fail check circuit)로 제공한다.

그러한 기능을 갖는 페이지 버퍼의 예들이 U.S. Patent No. 5,790,458에 "Sense Amplifier For Nonvolatile Semiconductor Memory Device"라는 제목으로, U.S. Patent No. 5,761,132에 "Integrated Circuit Memory Devices With Latch-Free Page Buffers Therein For Preventing Read Failures"라는 제목으로, 그리고 U.S. Patent No. 5,712,818에 "Data Loading Circuit For Partial Program Of Nonvolatile Semiconductor Memory"라는 제목으로 각각 게재되어 있다.

도 9는 종래 기술에 따른 페이지 버퍼 회로를 보여주는 회로도이다. 도 9를 참조하면, 페이지 버퍼 회로 (10)는 한 쌍의 비트 라인들 (BLe, BLo)에 연결되어 있다. 비트 라인 (BLe)과 감지 노드 (SO) 사이에는 NMOS 트랜지스터 (M1)가 연결되어 있고, NMOS 트랜지스터 (M1)는 제어 신호 (BLSHFe)에 의해서 제어된다. 비트 라인 (BLo)과 감지 노드 (SO) 사이에는 NMOS 트랜지스터 (M2)가 연결되어 있고, NMOS 트랜지스터 (M2)는 제어 신호 (BLSHFo)에 의해서 제어된다. 비트 라인 (BLe)과 제어 신호 라인 (VIRPWR) 사이에는 NMOS 트랜지스터 (M3)가 연결되고, 비트 라인 (BLo)과 제어 신호 라인 (VIRPWR) 사이에는 NMOS 트랜지스터 (M4)가 연결되어 있다. NMOS 트랜지스터들 (M3, M4)은 제어 신호들 (VBLe, VBLo)에 의해서 각각 제어된다. 앞서 설명된 트랜지스터들 (M1-M4)은 비트 라인 선택 및 바이어스 회로 (bit line selecting and biasing circuit)를 구성하며, 상기 비트 라인 선택 및 바이어스 회로는 프로그램/읽기 동작시 비트 라인들 (BLe, BLo) 중 어느 하나를 선택하고 선택된 비트 라인을 감지 노드 (SO)에 연결하고, 비선택된 비트 라인을 플로팅시킨다.

전원 전압 (VCC)과 감지 노드 (SO) 사이에는 PMOS 트랜지스터 (M5)가 연결되며, 트랜지스터 (M5)는 제어 신호 (PLOAD)에 의해서 제어된다. 페이지 버퍼 회로 (10)는 제 1 래치 (LAT1)와 제 2 래치 (LAT2)를 포함한다. 제 1 래치 (LAT1)는 래치를 형성하는 인버터들 (INV1,INV2)로 구성되며, 제 1 및 제 2 래치 노드들 (B,)을 갖는다. 제 2 래치 (LAT2)는 래치를 형성하는 인버터들 (INV3,INV4)로 구성되며, 제 1 및 제 2 래치 노드들 (A,)을 갖는다. 전원 전압 (VCC)과 제 1 래치 (LAT1)의 제 2 래치 노드 () 사이에는 PMOS 트랜지스터 (M6)가 연결되며, 트랜지스터 (M6)는 제어 신호 (PBRST)에 의해서 제어된다. 제 2 래치 노드 ()와 접지 전압 (VSS) 사이에는 NMOS 트랜지스터들 (M7, M8)이 직렬 연결되며, NMOS 트랜지스터들 (M7, M8)은 감지 노드 (SO)의 전압 레벨과 제어 신호 (PBLCHM)에 의해서 각각 제어된다. PMOS 트랜지스터 (M9)는 전원 전압 (VCC)과 nWDO 단자 사이에 연결되며,제 1 래치 노드 (B)의 로직 상태에 따라 턴 온/오프된다. nWDO 단자는 패스/페일 체크 회로 (도 10 참조)에 전기적으로 연결된다. nWDO 단자의 로직 레벨은 제 1 래치 노드 (B)와 상보적이다. 예를 들면, 제 1 래치 노드 (B)가 로우 레벨을 가지면, nWDO 노드는 하이 레벨을 갖도록 전원 전압 (VCC)에 전기적으로 연결된다. 제 1 래치 노드 (B)가 하이 레벨을 가지면, nWDO 노드는 플로팅 상태를 갖도록 전원 전압 (VCC)과 전기적으로 분리된다.

계속해서 도 9을 참조하면, NMOS 트랜지스터 (M10)는 제어 신호 (BLSLT)에 의해서 턴 온/오프되며, 감지 노드 (SO)와 제 1 래치 (LAT1)의 제 1 래치 노드 (B) 사이에 연결되어 있다. 내부 노드 (ND1)와 제 1 래치 노드 (B) 사이에는 NMOS 트랜지스터 (M11)가 연결되며, 트랜지스터 (M11)는 제어 신호 (PBDO)에 의해서 턴 온/오프된다. PMOS 트랜지스터 (M12)는 전원 전압 (VCC)과 제 2 래치 (LAT2)의 제 1 래치 노드 (A) 사이에 연결되며, 제어 신호 (PBSET)에 의해서 턴 온/오프된다. NMOS 트랜지스터 (M13)는 제 1 래치 노드 (A)와 감지 노드 (SO) 사이에 연결되고, 제어 신호 (PDUMP)에 의해서 제어된다. 제 1 래치 노드 (A)와 접지 전압 (VSS) 사이에는 NMOS 트랜지스터들 (M14, M15)이 직렬 연결된다. NMOS 트랜지스터 (M14)는 감지 노드 (SO)의 로직 상태에 따라 제어되고, NMOS 트랜지스터 (M15)는 제어 신호 (PBLCHC)에 의해서 제어된다. 제 2 래치 (LAT2)의 제 2 래치 노드 ()와 내부 노드 (ND1) 사이에는 NMOS 트랜지스터 (M16)가 연결되고, 제 2 래치 (LAT2)의 제 1 래치 노드 (A)와 내부 노드 (ND1) 사이에는 NMOS 트랜지스터 (M17)가 연결되어 있다. NMOS 트랜지스터들 (M16, M17)은 상보적인 레벨을 갖는 데이터 신호들 (DIi,nDIi)에 의해서 각각 제어된다.

페이지 버퍼 회로 (10)에 로드되는 프로그램 데이터 비트가 "1"인 경우, 예를 들면, 데이터 신호 (DIi)는 로직 하이 레벨을 갖고 데이터 신호 (nDIi)는 로직 로우 레벨을 갖는다. 내부 노드 (ND1)는 열 패스 게이트 회로 (column pass gate circuit)를 구성하는 NMOS 트랜지스터들 (M18, M19)을 통해 데이터 라인 (DLi)에 연결된다. NMOS 트랜지스터들 (M18, M19)은 열 선택 신호들 (YA, YB)에 의해서 각각 제어된다. 데이터 라인 (DLi)과 접지 전압 (VSS) 사이에는 NMOS 트랜지스터 (M20)가 연결되며, 트랜지스터 (M20)는 제어 신호 (DL_DIS)에 의해서 턴 온/오프된다.

앞서 설명된 페이지 버퍼 회로를 구비한 낸드 플래시 메모리 장치는 프로그램, 소거, 카피백 프로그램, 그리고 읽기 모드들을 지원한다. 도 9에 도시된 페이지 버퍼를 이용한 프로그램, 읽기, 그리고 카피백 프로그램 동작이 이하 설명될 것이다. 여기서, 카피백 프로그램 동작이란 임의의 페이지에 저장된 데이터를 다른 페이지에 저장하는 것을 말한다. 카피백 프로그램 동작은 U.S. Patent No. 5,996,041에 "INTEGRATED CIRCUIT MEMORY DEVICES HAVING PAGE FLAG CELLS WHICH INDICATE THE TRUE OR NON-TRUE STATE OF PAGE DATA THEREIN AND METHODS OF OPERATING THE SAME"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.

프로그램 데이터는 데이터 신호들 (DIi, nDIi)에 따라 제 2 래치 (LAT2)에 로드된다. 예를 들면, 프로그램 데이터가 "1"인 경우, 데이터 신호 (DIi)는 로직 하이 레벨을 갖고 데이터 신호 (nDIi)는 로직 로우 레벨을 갖는다. 이는 NMOS 트랜지스터 (M16)가 턴 온되게 하고 NMOS 트랜지스터 (M17)가 턴 오프되게 한다. 이와 동시에, NMOS 트랜지스터들 (M18, M19)이 열 선택 신호들 (YA, YB)에 의해서 턴 온되며, 그 결과 제 2 래치 노드 ()는 턴 온된 트랜지스터들 (M18, M19)을 통해 데이터 라인 (DLi)에 연결된다. 여기서, 프로그램 데이터를 로드하는 경우, 데이터 라인 (DLi)은 NMOS 트랜지스터 (M20)를 통해 접지 전압을 갖는다. 결과적으로, "1"의 프로그램 데이터가 제 1 래치 노드 (A)에 로드된다. 프로그램 데이터가 "0"인 경우, 데이터 신호 (DIi)는 로직 로우 레벨을 갖고 데이터 신호 (nDIi)는 로직 하이 레벨을 갖는다. 이는 NMOS 트랜지스터 (M17)를 통해 제 1 래치 노드 (A)가 접지 전압의 데이터 라인 (DLi)에 연결되게 한다. 결과적으로, "0"의 프로그램 데이터가 제 1 래치 노드 (A)에 로드된다. 이러한 과정을 통해 모든 프로그램 데이터가 페이지 버퍼들에 순차적으로 로드된다.

이후, 제 2 래치 (LAT2)에 로드된 데이터는 제 1 래치 (LAT1)로 전달된다. 이는 다음과 같은 과정을 통해 이루어진다. 먼저, 제 1 래치 (LAT1)는 PMOS 트랜지스터 (M6)를 턴 온시킴으로써 초기화되고, 감지 노드 (SO)는 PMOS 트랜지스터 (M5)를 턴 온시킴으로써 로직 하이 레벨로 충전된다. 이러한 조건 하에서, NMOS 트랜지스터 (M13)를 턴 온시킴으로써 제 2 래치 (LAT2)에 로드된 프로그램 데이터가 제 1 래치 (LAT1)로 전달된다. 예를 들면, "1"의 프로그램 데이터가 제 2 래치 (LAT2)에 로드될 때 NMOS 트랜지스터 (M7)는 턴 온된다. NMOS 트랜지스터 (M8)가 제어 신호 (PBLCHM)의 로우-하이 천이 (low-to-high transition)에 따라 턴 온될 때, 제 1 래치 (LAT1) (즉, 제 1 래치 노드 (A))에는 "1"의 프로그램 데이터가 래치된다. 이와 반대로, "0"의 프로그램 데이터가 제 2 래치 (LAT2)에 로드될 때, NMOS 트랜지스터 (M7)는 턴 오프된다. 비록 NMOS 트랜지스터 (M8)가 제어 신호 (PBLCHM)의 로우-하이 천이에 따라 턴 온되더라도, 제 1 래치 (LAT1)의 제 1 래치 노드 (A)는 초기 상태를 유지한다.

제 1 래치 (LAT1)에 로드된 프로그램 데이터에 따라 선택된 비트 라인의 메모리 셀은 프로그램되거나 프로그램 금지될 것이다. 이러한 프로그램 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명하며, 그것에 대한 설명은 그러므로 생략된다. 제 1 래치 (LAT1)에 로드된 프로그램 데이터가 메모리 셀에 저장되는 동안, 제 2 래치 (LAT2)에는 다음의 프로그램 데이터가 로드된다. 다음의 프로그램 데이터와 관련하여, 프로그램 데이터를 로딩하는 과정과 로드된 데이터를 전송하는 과정은 앞서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 프로그램 동작이 수행되는 동안, 제 2 래치는 다음의 프로그램 데이터를 임시적으로 저장하는 캐쉬 (cache)로서 동작한다.

읽기 동작/프로그램 검증 동작시, 선택된 페이지의 메모리 셀들에 저장된 데이터는 제 1 래치 (LAT1)를 통해 감지된다. 카피백 프로그램 동작/소거 검증 동작시, 선택된 페이지의 메모리 셀들에 저장된 데이터는 제 2 래치 (LAT2)를 통해 감지된다. 전자의 경우, 먼저, 비트 라인들 (BLe, BLo)과 감지 노드 (SO)는 방전된다. 그 다음에, 선택된 비트 라인 (예를 들면, BLe)은 소정의 전압으로 충전된 후 플로팅된다. 이때, 선택된 메모리 셀의 상태에 따라 비트 라인 전압은 감소되거나 그대로 유지될 것이다. NMOS 트랜지스터 (M1)를 턴 온시킨 상태에서, 소정의 전류가 PMOS 트랜지스터 (M5)를 통해 감지 노드 (SO)로 공급된다. 만약 선택된 메모리 셀이 온 셀이면, 감지 노드 (SO)에 공급되는 전류는 선택된 메모리 셀을 통해 방전될 것이다. 이는 감지 노드 (SO)의 전압이 NMOS 트랜지스터 (M7)의 문턱 전압 이하로 낮아지게 한다. 비록 NMOS 트랜지스터 (M8)가 턴 온되더라도, 제 1 래치 (LAT1)의 상태는 그대로 유지된다. 만약 선택된 메모리 셀이 오프 셀이면, PMOS 트랜지스터 (M5)를 통해 공급되는 전류는 점차적으로 감지 노드 (SO)에 충전된다. 이는 감지 노드 (SO)의 전압이 NMOS 트랜지스터 (M7)의 문턱 전압 이상 증가되게 한다. NMOS 트랜지스터 (M8)가 턴 온될 때, 제 2 래치 노드 ()는 접지되며, 그 결과 제 1 래치 (LAT1)의 상태는 반전되거나 이전의 상태를 그대로 유지한다.

카피백 프로그램 동작/소거 검증 동작시에는, 선택 페이지의 메모리 셀들에 저장된 데이터는 제 2 래치 (LAT2)를 통해 감지된다. 제 2 래치 (LAT2)를 통해 감지된 결과는 제 1 래치 (LAT1)로 전달될 것이다. 좀 더 구체적으로 설명하면, 먼저, 비트 라인들 (BLe, BLo)과 감지 노드 (SO)는 방전된다. 그 다음에, 선택된 비트 라인 (예를 들면, BLe)은 소정의 전압으로 충전된 후 플로팅된다. NMOS 트랜지스터 (M1)를 턴 온시킨 상태에서, 소정의 전류가 PMOS 트랜지스터 (M5)를 통해 감지 노드 (SO)로 공급된다. 만약 선택된 메모리 셀이 온 셀이면, 감지 노드 (SO)에 공급되는 전류는 선택된 메모리 셀을 통해 방전될 것이다. 이는 감지 노드 (SO)의 전압이 NMOS 트랜지스터 (M14)의 문턱 전압 이하로 낮아지게 한다. 비록 NMOS 트랜지스터 (M15)가 제어 신호 (PBLCHC)의 로우-하이 천이에 따라 턴 온되더라도, 제 2 래치 (LAT1)의 상태는 그대로 유지된다. 만약 선택된 메모리 셀이 오프 셀이면,PMOS 트랜지스터 (M5)를 통해 공급되는 전류는 점차적으로 감지 노드 (SO)에 충전된다. 이는 감지 노드 (SO)의 전압이 NMOS 트랜지스터 (M14)의 문턱 전압 이상 증가되게 한다. NMOS 트랜지스터 (M15)가 턴 온될 때, 제 2 래치 (LAT2)의 상태는 반전된다. 즉, 선택된 메모리 셀의 상태가 제 2 래치 (LAT2)에 의해서 감지된다. 그렇게 감지된 결과는 앞서 설명된 것과 동일한 과정을 통해 제 1 래치 (LAT1)로 전달된다.

메모리 셀을 프로그램/소거하는 경우, 프로그램/소거된 메모리 셀이 목표 문턱 전압을 갖는 지의 여부를 판별하기 위한 프로그램/소거 검증 동작이 수행되어야 한다. 선택된 페이지의 메모리 셀들이 정상적으로 프로그램/소거되었는 지의 여부는 제 1 래치들 (LAT1)에 저장된 값들에 의해서 결정되며, 이는 패스/페일 체크 회로를 통해 수행된다. 종래 기술에 따른 패스/페일 체크 회로를 보여주는 회로도가 도 10에 도시되어 있다. 도 10을 참조하면, 패스/페일 체크 회로 (20)는 와이어드-오아형 (wired-OR type) 패스/페일 체크 회로로서 복수의 퓨즈들 (F1, F2, …, F3), NMOS 트랜지스터 (M21), 인버터 (INV5), 그리고 래치 (LAT3)로 구성되며, 도시된 바와 같이 연결되어 있다. 각 퓨즈 (F1, F2, …, F3)는 복수의 페이지 버퍼들의 출력 단자들 (nWDO)에 공통으로 연결되어 있다. 퓨즈들 (F1, F2, …, F3) 각각은 대응하는 페이지 버퍼들에 연결된 비트 라인들 중 적어도 하나가 결함 열일 때 절단된다.

각 페이지 버퍼의 출력 단자 (nWDO)는 제 1 래치 (LAT1)의 제 1 래치 노드 (A)의 로직 상태에 의해서 결정된다. 예를 들면, 제 1 래치 노드 (A)가 "1"의 하이레벨일 때, PMOS 트랜지스터 (M9)는 턴 오프된다. 제 1 래치 노드 (A)가 "0"의 로우 레벨일 때, PMOS 트랜지스터 (M9)는 턴 온된다. 여기서, 제 1 래치 노드 (A)가 "1"의 하이 레벨이라는 것은 대응하는 메모리 셀이 정상적으로 프로그램/소거되었음을 나타낸다. 제 1 래치 노드 (A)가 "0"의 로우 레벨이라는 것은 대응하는 메모리 셀이 충분히 프로그램/소거되지 않았음을 나타낸다. 전자의 경우, ND2 노드는 접지 전압의 로우 레벨로 유지되며, 그 결과 패스/페일 신호 (PF)는 프로그램/소거 검증 동작이 패스됨을 알리는 로우 레벨이 된다. 후자의 경우, ND2 노드는 PMOS 트랜지스터 (M9)를 통해 전원 전압의 하이 레벨을 가지며, 그 결과 패스/페일 신호 (PF)는 프로그램/소거 검증 동작이 페일됨을 알리는 하이 레벨이 된다.

결함 비트 라인 (또는 결함 열로서 이는 결함 메모리 셀에 연결됨)을 통해 감지된 데이터가 패스/페일 검증 결과에 영향을 미치지 않도록 하기 위해서, 결함 비트 라인과 관련된 퓨즈는 절단되어야 한다. 현재의 설계 기술을 이용하여 하나의 페이지 버퍼의 피치 내에 하나의 퓨즈를 배치하는 것은 불가능하다. 그러한 이유로, 퓨즈의 레이아웃 면적을 확보하기 위해서 불가피하게, 결함 비트 라인에 연결된 페이지 버퍼를 포함한, 다수의 페이지 버퍼들이 동시에 리페어된다. 그러므로, 그러한 퓨즈는 많은 레이아웃 면적을 요구하며, 이는 고밀도 메모리 장치를 설계하는 데 제한 요인으로서 작용할 수 있다. 게다가, 다수의 페이지 버퍼들이 동시에 리페어되기 때문에, 리던던시 셀 어레이의 면적이 증가되어야 한다. 즉, 리페어 효율이 감소된다.

프로그램/소거된 메모리 셀이 정상적으로 프로그램되었는 지의 여부를 검증하는 다른 기술로서 열 스캔닝 방법 (column scanning method)이 있다. 열 스캔닝 방법은 1999년 9월 6일자로 출원된 대한민국 특허공개번호 (Korea patent publication laid-open number) 제2001-029546호에 "프로그램 상태 검출 회로를 갖는 플래시 메모리 장치 및 그것의 프로그램 방법 (FLASH MEMORY DEVICE WITH A PROGRAM STATE DETECTING CIRCUIT AND PROGRAM METHOD THEREOF)"이라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다. 열 스캔닝 방법에 따르면, 먼저, 선택된 페이지의 메모리 셀들의 상태들이 감지되고, 그렇게 감지된 결과들은 페이지 버퍼들에 임시적으로 저장된다. 그 다음에, 열 어드레스를 순차적으로 증가시킴으로써, 페이지 버퍼들에 저장된 데이터가 바이트/워드 단위로 열 패스 게이트 회로 (도 9에서, NMOS 트랜지스터들 (M19, M20)에 대응함)를 통해 패스/페일 체크 회로로 순차적으로 전달된다. 이때, 결함 열에 대응하는 페이지 버퍼의 데이터는 출력되지 않는다. 왜냐하면, 결함 열이 결함 열 어드레스 정보에 따라 리던던시 열로 대체되기 때문이다. 열 스캔닝 방식을 적용하는 경우, 그러므로, 도 10에 도시된 패스/페일 체크 회로의 퓨즈에 의해서 야기되는 문제점은 해결될 수 있다.

도 9에 도시된 페이지 버퍼 회로 (10)를 이용하여 프로그램/소거된 메모리 셀의 상태를 검증하는 경우, 앞서 설명된 열 스캔닝 방식은 그러한 페이지 버퍼 회로 (10)에는 적용될 수 없다. 왜냐하면, 선택된 페이지에 대한 프로그램 동작이 제 1 래치 (LAT1)를 통해 수행되는 동안 다른 페이지에 프로그램될 데이터가 제 2 래치 (LAT2)에 로드되기 때문이다. 앞서 설명된 바와 같이, 프로그램 데이터를 로딩하기 위해서 데이터 라인 (DL)과 제 2 래치 (LAT2)가 함께 사용되기 때문에, 로드되는 데이터와 검증되는 데이터 사이에 충돌이 생기게 된다. 그러므로, 도 9에 도시된 페이지 버퍼 회로 (10)에는 열 스캔닝 방식이 적용될 수 없다.

본 발명의 목적은 퓨즈 소자를 사용하지 않고 선택된 페이지의 메모리 셀들이 정상적으로 프로그램/소거되었는 지의 여부를 판별할 수 있는 와이어드-오아형 패스/페일 체크 회로를 구비한 불 휘발성 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 결함 열에 대응하는 페이지 버퍼에 패스 데이터를 로딩할 수 있는 프로그램/소거/카피백 프로그램 방법을 제공하는 것이다.

도 1은 본 발명에 따른 낸드 플래시 메모리 장치를 보여주는 블록도;

도 2는 도 1에 도시된 어드레스 카운터 회로의 바람직한 실시예;

도 3은 도 1에 도시된 제 1 데이터 로딩 회로의 바람직한 실시예;

도 4는 도 1에 도시된 제 2 데이터 로딩 회로의 바람직한 실시예;

도 5는 도 1에 도시된 패스/페일 체크 회로의 바람직한 실시예;

도 6은 본 발명에 따른 프로그램 방법을 설명하기 위한 흐름도;

도 7은 본 발명에 따른 카피백 프로그램 방법을 설명하기 위한 흐름도;

도 8은 본 발명에 따른 소거 방법을 설명하기 위한 흐름도;

도 9는 종래 기술에 따른 페이지 버퍼 회로를 보여주는 회로도; 그리고

도 10은 종래 기술에 따른 패스/페일 체크 회로를 보여주는 회로도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 낸드 플래시 메모리 장치110 : 메인 셀 어레이

120 : 리던던시 셀 어레이130 : 페이지 버퍼 회로

140 : 클럭 발생 회로150 : 어드레스 카운터 회로

160 : 리던던시 회로170 : 열 디코더 회로

180 : 열 패스 게이트 회로190 : 데이터 입력 버퍼 회로

200 : 제 1 데이터 로딩 회로210 : 제 2 데이터 로딩 회로

220 : 패스/페일 체크 회로

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 불 휘발성 반도체 메모리 장치로서 낸드 플래시 메모리 장치는 복수의 행들과 복수의 열들의 매트릭스 형태로 배열되는 복수의 메모리 셀들을 구비한 메인 셀 어레이를 포함하며, 프로그램, 읽기, 카피백 프로그램, 그리고 소거 모드들을 갖는다. 클럭 발생 회로는 상기 각 모드에서 클럭 신호를 발생하고, 어드레스 발생 회로는 상기 클럭 신호에 동기되어 열 어드레스들을 순차적으로 발생한다. 페이지 버퍼 회로는 상기 열들에 각각 대응하는 복수의 페이지 버퍼들을 포함하고, 상기 각 페이지 버퍼는 제 1 래치와 제 2 래치를 구비한다. 열 선택 회로는 열 디코더 및 열 패스 게이트로 구성되며, 상기 열 어드레스에 따라 상기 페이지 버퍼들 중 일부를 선택하여 상기 선택된 페이지 버퍼들을 대응하는 데이터 라인들과 각각 연결한다. 데이터 로딩 회로는 외부로부터의 프로그램 데이터 비트들을 입력받고, 상기 입력된 프로그램 데이터 비트들을 상기 선택된 페이지 버퍼들 내의 제 2 래치들에 로딩한다. 리던던시 회로는 결함 열의 어드레스 정보를 저장하며, 상기 어드레스 발생 회로로부터의 열 어드레스가 상기 결함 열을 지정하는 어드레스일 때, 리던던시 선택 신호들 중 하나를 활성화시킨다.

이 실시예에 있어서, 상기 프로그램 모드 동안, 상기 어드레스 발생 회로로부터의 열 어드레스가 결함 열을 지정하는 어드레스일 때, 상기 데이터 로딩 회로는 상기 활성화된 리던던시 선택 신호에 응답하여, 상기 입력된 프로그램 데이터 비트들 중 상기 결함 열에 대응하는 프로그램 데이터 비트 대신에, 패스 데이터 비트를 상기 결함 열에 연결된 선택 페이지 버퍼의 제 2 래치에 로딩한다.

이 실시예에 있어서, 상기 메모리 셀들이 소거되고 상기 소거된 메모리 셀들에 대한 검증 동작이 수행되기 이전에, 상기 클럭 발생 회로는 상기 어드레스 발생 회로가 모든 열들을 선택하기 위한 열 어드레스들을 순차적으로 발생하도록 상기 클럭 신호를 발생하며; 그리고 상기 리던던시 회로가 상기 어드레스 발생 회로로부터의 열 어드레스에 응답하여 상기 리던던시 선택 신호들 중 하나를 활성화시킬 때, 상기 데이터 로딩 회로는 상기 활성화된 리던던시 선택 신호에 응답하여 패스 데이터 비트를, 상기 결함 열에 연결된, 선택 페이지 버퍼의 제 2 래치에 로드한다.

이 실시예에 있어서, 제 1 행의 페이지 데이터가 상기 페이지 버퍼들의 제 2 래치들 내에 감지 및 래치되고 상기 래치된 페이지 데이터가 상기 페이지 버퍼들의 제 1 래치들로 전달되기 이전에, 상기 클럭 발생 회로는 상기 어드레스 발생 회로가 모든 열들을 선택하기 위한 열 어드레스들을 순차적으로 발생하도록 상기 클럭 신호를 발생하며; 그리고 상기 리던던시 회로가 상기 어드레스 발생 회로로부터의 열 어드레스에 응답하여 상기 리던던시 선택 신호들 중 하나를 활성화시킬 때, 상기 데이터 로딩 회로는 상기 활성화된 리던던시 선택 신호에 응답하여 패스 데이터 비트를, 상기 결함 열에 연결된, 선택 페이지 버퍼의 제 2 래치에 로드한다.

본 발명에 따른 불 휘발성 반도체 메모리 장치는 상기 행들과 복수의 리던던시 열들의 매트릭스 형태로 배열된 리던던시 메모리 셀들을 포함하는 리던던시 셀 어레이와; 상기 리던던시 열들에 각각 대응하는 리던던시 페이지 버퍼들과; 상기 리던던시 페이지 버퍼들 각각은 제 1 래치와 제 2 래치를 가지며; 상기 리던던시 선택 신호들에 응답하여 상기 결함 열에 대응하는 프로그램 데이터 비트를 상기 리던던시 페이지 버퍼들 중 어느 하나의 제 2 래치에 로드하는 리던던시 데이터 로딩 회로와; 그리고 상기 프로그램, 소거, 또는 카피백 프로그램 모드의 검증 구간 동안, 상기 메인 셀 어레이용 페이지 버퍼들과 상기 리던던시 셀 어레이용 리던던시 페이지 버퍼들의 제 1 래치들의 데이터 비트들이 패스 데이터 비트인 지의 여부를 판별하는 패스/페일 체크 회로를 더 포함한다.

여기서, 상기 메인 셀 어레이용 페이지 버퍼들과 상기 리던던시 셀 어레용 리던던시 페이지 버퍼들 각각은 PMOS 트랜지스터를 더 포함하며, 상기 PMOS 트랜지스터는 전원 전압과 상기 패스/페일 체크 회로 사이에 연결되고 대응하는 페이지 버퍼의 제 1 래치에 저장된 데이터 비트에 따라 온/오프된다.

이 실시예에 있어서, 상기 패스/페일 체크 회로는 상기 페이지 버퍼들의PMOS 트랜지스터들과 공통 연결된 내부 노드와; 상기 내부 노드와 접지 전압 사이에 연결되고 방전 제어 신호에 따라 온/오프되는 방전 트랜지스터와; 그리고 상기 내부 노드의 로직 상태를 래치하고 패스/페일 신호를 출력하는 래치를 포함한다.

본 발명에 따른 다른 특징에 따르면, 불 휘발성 반도체 메모리 장치의 프로그램 방법이 제공되며, 상기 불 휘발성 반도체 메모리 장치는 복수의 행들과 복수의 제 1 열들의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메인 셀 어레이와; 상기 행들과 복수의 제 2 열들의 매트릭스 형태로 배열된 리던던시 메모리 셀들을 갖는 리던던시 셀 어레이와; 그리고 상기 제 1 및 제 2 열들에 각각 대응하는 페이지 버퍼들을 포함한다. 상기 각 페이지 버퍼는 제 1 래치와 제 2 래치를 갖는다. 본 발명의 프로그램 방법은 a) 초기 어드레스의 입력 후에 프로그램 데이터를 받아들이는 단계와; b) 상기 초기 어드레스 중 열 어드레스가 상기 제 1 열들 중 결함 열을 선택하기 위한 어드레스인 지의 여부를 판별하는 단계와; c) 상기 열 어드레스가 상기 결함 열에 대응할 때 상기 결함 열의 페이지 버퍼 내의 제 2 래치에 패스 데이터 비트를 로딩하는 단계와; d) 상기 열 어드레스가 마지막 어드레스인 지의 여부를 판별하는 단계와; e) 상기 열 어드레스가 상기 마지막 어드레스가 아닐 때 상기 열 어드레스를 "1"만큼 증가시키는 단계와; 그리고 상기 열 어드레스가 상기 마지막 어드레스에 도달할 때까지 상기 단계들 (a-e)을 반복적으로 수행하는 단계를 포함한다.

본 발명의 또 다른 특징으로서, 상술한 반도체 메모리 장치의 카피백 프로그램 방법은 a) 상기 제 2 래치들을 통해 제 1 행의 페이지 데이터를 감지 및 래치한후 열 어드레스를 "0"로 설정하는 단계와; b) 상기 열 어드레스가 상기 제 1 열들 중 결함 열을 선택하기 위한 어드레스인 지의 여부를 판별하는 단계와; c) 상기 열 어드레스가 상기 결함 열을 선택하기 위한 어드레스일 때 상기 결함 열에 연결된 페이지 버퍼의 제 2 래치에 패스 데이터 비트를 로딩하는 단계와; d) 상기 열 어드레스가 마지막 어드레스인 지의 여부를 판별하는 단계와; e) 상기 열 어드레스가 마지막 어드레스가 아닐 때 상기 열 어드레스를 1만큼 증가시키는 단계와; 그리고 f) 상기 열 어드레스가 마지막 어드레스에 도달할 때까지 상기 단계들 (b-e)을 반복적으로 수행하는 단계를 포함한다.

본 발명의 또 다른 특징으로서, 상술한 반도체 메모리 장치의 소거 방법은 a) 상기 메인 및 리던던시 셀 어레이들을 소거한 후 상기 제 2 래치들을 통해 페이지 데이터를 감지하는 단계와; b) 열 어드레스를 "0"로 설정하는 단계와; c) 상기 열 어드레스가 상기 제 1 열들 중 결함 열을 선택하기 위한 것인 지의 여부를 판별하는 단계와; d) 상기 열 어드레스가 상기 결함 열을 선택하기 위한 것이 아니면, 상기 결함 열에 대응하는 페이지 버퍼의 제 2 래치에 패스 데이터 비트를 로딩하는 단계와; e) 상기 열 어드레스가 마지막 어드레스인 지의 여부를 판별하는 단계와; f) 상기 열 어드레스가 마지막 어드레스가 아닐 때 상기 열 어드레스를 "1"만큼 증가시키는 단계와; 그리고 g) 상기 열 어드레스가 상기 마지막 어드레스에 도달할 때까지 상기 (b-e) 단계들을 반복적으로 수행하는 단계를 포함한다.

이하 본 발명의 바람직한 실시예들이 참조도면들에 의거하여 상세히 설명될 것이다.

본 발명에 따른 낸드 플래시 메모리 장치를 보여주는 블록도가 도 1에 도시되어 있다. 본 발명의 낸드 플래시 메모리 장치 (100)는 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 메인 셀 어레이 (main cell array) (110)와 리던던시 셀 어레이 (redundancy cell array) (120)로 구성된다. 비록 도면에는 도시되지 않았지만, 각 어레이 (110, 120)에는 제 1 비트 라인들 (또는 메인 비트 라인들) 및 제 2 비트 라인들 (또는 리던던시 비트 라인들)에 각각 연결된 복수의 낸드 스트링들 (NAND string)이 제공될 것이다. 잘 알려진 바와 같이, 낸드 스트링은 대응하는 비트 라인에 연결된 제 1 선택 트랜지스터, 공통 소오스 라인 (common source line)에 연결된 제 2 선택 트랜지스터, 그리고 제 1 선택 트랜지스터와 제 2 선택 트랜지스터 사이에 직렬 연결되는 복수의 메모리 셀들로 구성된다.

페이지 버퍼 회로 (130)는 제 1 및 제 2 비트 라인들을 통해 메모리 셀 어레이에 연결되며, 복수 개의 페이지 버퍼들을 포함한다. 각 페이지 버퍼는 한 쌍의 비트 라인들에 의해서 공유되도록 배열되며, 도 9에 도시된 것과 동일하게 구성된다. 본 발명의 낸드 플래시 메모리 장치 (100)는 클럭 발생 회로 (clock generating circuit) (140), 어드레스 카운터 회로 (address counter circuit) (150), 리던던시 회로 (redundancy circuit) (160), 열 디코더 회로 (column decoder circuit) (170), 그리고 열 패스 게이트 회로 (column pass gate circuit) (또는 열 선택 회로) (180)를 더 포함한다.

먼저, 클럭 발생 회로 (140)는 각 동작 모드에서 요구되는 클럭 신호를 발생한다. 클럭 발생 회로 (140)는 프로그램 데이터를 로딩할 때 nWEx 신호의 하이-로우 천이 (high-to-low transition)에 동기되어 클럭 신호를 발생하고, 페이지 버퍼 회로에 래치된 데이터를 순차적으로 외부로 출력할 때 nREx 신호의 하이-로우 천이에 동기되어 클럭 신호를 발생한다. 클럭 발생 회로는 카피백 프로그램/소거 동작 동안 패스 데이터를 결함 열의 페이지 버퍼에 로딩할 때 (이는 이후 상세히 설명됨) 내부 발진 신호에 응답하여 클럭 신호를 발생한다. 어드레스 카운터 회로 (150)는 클럭 발생 회로 (140)로부터 출력되는 클럭 신호에 동기된 열 어드레스 (column address)를 발생한다. 어드레스 카운터 회로 (150)의 바람직한 실시예가 도 2에 도시되어 있다.

도 2를 참조하면, 어드레스 카운터 회로 (150)는 인버터 (INV20), 노어 게이트 (G1), 그리고 복수 개의 디 플립플롭들 (D flip-flips) (FFj) (이 실시예에서, j=0-9)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 각 디 플립플롭은 데이터 입력 단자 (DI), 클럭 단자 (CLK), 데이터 출력 단자들 (DQ, nDQ), 세트 단자 (SET), 그리고 리세트 단자 (RST)를 갖는다. 각 디 플립플롭은 대응하는 세트 신호 (SETj)에 의해서 세트되고 대응하는 리세트 신호 (RSTj)에 의해서 리세트된다. 현재 열 어드레스가 마지막 열 어드레스임을 나타내는 제어 신호 (FINAL_YADD)가 로우 레벨일 때, 어드레스 카운터 회로 (150)는 클럭 신호 (CLK)에 응답하여 열 어드레스 (AY0-AY9)를 순차적으로 발생한다. 제어 신호 (FINAL_YADD)가 하이 레벨로 활성화될 때, 어드레스 카운터 회로 (150)는 더 이상 열 어드레스 (AY0-AY9)를 발생하지 않는다. 즉, 어드레스 카운터 회로 (150)는 동작하지 않는다.

다시 도 1을 참조하면, 리던던시 회로 (160)는 메인 셀 어레이 (110)의 열들(또는 비트 라인들) 중 결함 열(들)을 나타내는 결함 어드레스(들)을 저장하며, 어드레스 카운터 회로 (150)의 열 어드레스가 저장된 결함 어드레스(들)와 일치하는 지의 여부를 판별한다. 만약 어드레스 카운터 회로 (150)의 열 어드레스가 저장된 결함 어드레스와 일치하면, 리던던시 회로 (160)는 결함 열(들)을 지정하기 위한 리던던시 선택 신호들 중 어느 하나를 활성화시킨다. 열 디코더 회로 (170)와 열 패스 게이트 회로 (180)는 페이지 버퍼들 중 일부를 선택하고 상기 선택된 페이지 버퍼들을 대응하는 데이터 라인들 (DLi)에 각각 연결한다.

본 발명의 낸드 플래시 메모리 장치 (100)는 데이터 입력 버퍼 회로 (190)를 더 포함하며, 데이터 입력 버퍼 회로 (190)는 프로그램 모드시 페이지 버퍼 회로 (130)에 로드될 프로그램 데이터를 바이트/워드 단위 (byte/word unit)로 공급받는다. 본 발명의 낸드 플래시 메모리 장치 (100)는 제 1 데이터 로딩 회로 (first data loading circuit) (200), 제 2 데이터 로딩 회로 (second data loading circuit) (210), 그리고 패스/페일 체크 회로 (pass/fail check circuit) (220)를 더 포함한다.

제 1 데이터 로딩 회로 (200)는 데이터 입력 버퍼 회로 (190)로부터 출력되는 프로그램 데이터를 선택되는 페이지 버퍼들의 제 2 래치들 (LAT2)로 전달한다. 제 1 데이터 로딩 회로 (200)의 바람직한 실시예가 도 3에 도시되어 있다. 도 3을 참조하면, 제 1 데이터 로딩 회로 (200)는 오어 게이트 (G2), 낸드 게이트 (G3), 노어 게이트 (G4), 그리고 인버터들 (INV21, INV22)로 구성된다. 오어 게이트 (G2)의 입력 단자들에는 프로그램 데이터 (DATAi)와 리던던시 선택 신호 (CRi)가 인가되고, 낸드 게이트 (G3)의 입력 단자들에는 데이터 로드 인에이블 신호 (DLOAD_Enable)와 오어 게이트 (G2)의 출력이 인가된다. 낸드 게이트 (G3)의 출력은 인버터 (INV22)를 통해 데이터 신호 (DIi)로서 페이지 버퍼 회로 (130) (구체적으로, 페이지 버퍼의 NMOS 트랜지스터 (M16))로 전달된다. 노어 게이트 (G4)의 입력 단자들에는 인버터 (INV21)를 통해 전달되는 데이터 로드 인에이블 신호 (DLOAD_Enable), 프로그램 데이터 (DATAi), 그리고 리던던시 선택 신호 (CRi)가 인가된다. 노어 게이트 (G4)의 출력 (nDIi)은 데이터 신호로서 페이지 버퍼 회로 (130) (구체적으로, 페이지 버퍼의 NMOS 트랜지스터 (M17))로 전달된다.

도 3에 도시된 제 1 데이터 로드 회로 (200)는 1-비트 데이터에 대응하는 것이다. 바이트/워드 단위로 데이터가 로드되는 경우, 나머지 데이터 비트들에 대응하는 제 1 데이터 로드 회로들 역시 도 3에 도시된 것과 동일하게 구성될 것이다. 데이터 로드 인에이블 신호 (DLOAD_Enable)는 프로그램 데이터가 페이지 버퍼 회로에 모두 로딩되는 동안 활성화된다. 데이터 로드 인에이블 신호 (DLOAD_Enable)는 이후 상세히 설명될 카피백 프로그램/소거 동작시 패스 데이터 로딩 구간 동안 활성화될 것이다.

데이터 로드 인에이블 신호 (DLOAD_Enable)가 하이 레벨일 때, 데이터 신호들 (DIi, nDIi)의 로직 상태들은 프로그램 데이터 (DATAi) 또는 리던던시 선택 신호 (CRi)에 의해서 결정될 것이다. 예를 들면, 프로그램 데이터 (DATAi)가 "1"이고 리던던시 선택 신호 (CRi)가 로우 레벨일 때, 데이터 신호 (DIi)는 하이 레벨이 되고 데이터 신호 (nDIi)는 로우 레벨이 된다. 프로그램 데이터 (DATAi)가 "0"이고리던던시 선택 신호 (CRi)가 로우 레벨일 때, 데이터 신호 (DIi)는 로우 레벨이 되고 데이터 신호 (nDIi)는 하이 레벨이 된다. 리던던시 선택 신호 (CRi)가 하이 레벨인 경우, 데이터 신호 (DIi)는 "0" 또는 "1"의 프로그램 데이터 (DATAi)에 관계없이 항상 하이 레벨이 된다. 이는 제 2 래치 (LAT2)의 제 1 래치 노드 (A)에 "1"의 데이터 (또는 패스 데이터)가 로드되게 한다. 그렇게 로드된 패스 데이터는 앞서 설명된 과정을 통해 제 1 래치 (LAT1)로 전달된다.

다시 도 1을 참조하면, 제 2 데이터 로딩 회로 (210)는, 프로그램 모드에서 프로그램 데이터를 메인 셀 어레이용 페이지 버퍼들 (이후, "메인 페이지 버퍼"라 칭함)로 로딩할 때, 결함 열에 대응하는 프로그램 데이터 비트를 리던던시 셀 어레이용 페이지 버퍼 (이후, "리던던시 페이지 버퍼"라 칭함)로 로딩한다. 좀 더 구체적으로 설명하면, 제 2 데이터 로딩 회로 (210)는, 결함 열 (또는 결함 비트 라인)을 지정하기 위한 열 어드레스가 생성될 때, 현재 입력되는 프로그램 데이터 중 결함 열에 대응하는 프로그램 데이터 비트를 리던던시 페이지 버퍼로 로드한다. 본 발명의 바람직한 실시예에 따른 제 2 데이터 로딩 회로 (210)가 도 4에 도시되어 있다. 제 2 데이터 로딩 회로 (210)는 8개의 앤드 게이트들 (G5-G12), 5개의 노어 게이트들 (G13-G16, G19), 3개의 낸드 게이트들 (G17, G18, G20), 그리고 2개의 인버터들 (INV23, INV24)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다.

도 4에서, 제어 신호들 (RDIen, nDIen)은 프로그램 모드에서 도 3의 데이터 로드 인에이블 신호 (DLOAD_Enable)와 함께 활성화된다. 제어 신호들 (RDIen, nDIen)은 상보적인 위상을 갖는 신호들로, 제어 신호 (nDIen)는 액티브 로우 신호(active low signal)이다. 제어 신호 (RED_en)는 리던던시 회로 (160)에 의해서 결함 열 어드레스가 검출될 때 활성화되는 신호이다. 리던던시 데이터 신호들 (RDI, nRDI)은 리던던시 페이지 버퍼들 (구체적으로, NMOS 트랜지스터들 (M16, M17))에 공통으로 인가된다. 제어 신호 (RED_en)가 활성화될 때, 리던던시 페이지 버퍼들 중 어느 하나만이 열 패스 게이트 회로 (180)를 통해 결함 열에 대응하는 데이터 라인에 연결될 것이다. 비록 도면에는 도시되지 않았지만, 리던던시 페이지 버퍼는 도 9에 도시된 메인 페이지 버퍼와 실질적으로 동일하게 구현될 것이다.

바이트 단위로 프로그램 데이터가 순차적으로 로드될 때, 제어 신호들 (RDIen, nDIen)은 하이 레벨과 로우 레벨이 된다. 만약 현재 열 어드레스가 결함 열 어드레스이면, 리던던시 선택 신호들 (CR0-CR7) 중 어느 하나 (예를 들면, CR0)가 활성화된다. 이때, 제어 신호 (RED_en)는 로우 레벨에서 하이 레벨로 천이한다. 결함 열에 대응하는 프로그램 데이터 비트 (DATA1)가 "1"이라고 가정하면, 낸드 게이트 (G17)의 출력은 하이 레벨이 된다. 이는 리던던시 데이터 신호들 (RDI, nRDI)이 각각 하이 레벨과 로우 레벨이 되게 한다. 만약 프로그램 데이터 비트 (DATA1)가 "0"이면, 낸드 게이트 (G17)의 출력은 로우 레벨이 된다. 이는 리던던시 데이터 신호들 (RDI, nRDI)가 각각 로우 레벨과 하이 레벨이 되게 한다. 이러한 과정을 통해 결함 열에 대응하는 프로그램 데이터가 리던던시 페이지 버퍼로 로드된다.

다시 도 1을 참조하면, 패스/페일 체크 회로 (220)는 페이지 버퍼 회로 (130)의 제 1 래치들 (LAT1)에 래치된 데이터에 따라 프로그램/소거된 메모리 셀들이 정상적으로 프로그램/소거되었는 지의 여부를 판별한다. 본 발명의 바람직한 실시예에 따른 패스/페일 체크 회로 (220)가 도 5에 도시되어 있다. 도 5를 참조하면, 본 발명의 패스/페일 체크 회로 (220)는 퓨즈들이 제거되었다는 점을 제외하면 도 10에 도시된 것과 실질적으로 동일하다. 결함 열에 대응하는 페이지 버퍼에 래치된 데이터가 패스/페일 검증 결과에 영향을 미치지 않게 하는 퓨즈가 제거되었지만, 패스/페일 검증 결과는 결함 열에 대응하는 페이지 버퍼에 래치된 데이터에 의해서 영향을 받지않는다. 이는, 앞서의 설명으로부터 알 수 있듯이, 프로그램 데이터 대신에 패스 데이터가 결함 열에 대응하는 제 1 래치 (LAT1)에 로드되기 때문이다. 본 발명에 따른 패스/페일 체크 회로 (220)는 퓨즈 소자를 사용하지 않고 정상적으로 패스/페일 결과를 판별할 수 있다. 결과적으로, 퓨즈 소자로 인한 문제점은 완전히 해결될 수 있다.

본 발명에 따른 낸드 플래시 메모리 장치의 경우, 프로그램 데이터가 페이지 버퍼 회로에 로드되는 구간에서 열 어드레스 정보를 이용하여 결함 열에 대응하는 페이지 버퍼에 패스 데이터가 로드된다. 이는 퓨즈 소자를 사용하지 않은 상태에서 프로그램 검증 동작시 결함 열의 페이지 버퍼에 래치된 데이터가 패스/페일 검증 결과에 영향을 미치지 않게 한다. 게다가, 본 발명에 따른 낸드 플래시 메모리 장치의 경우, 소거 동작이 수행되고 소거 검증 동작이 수행되기 이전에 그리고 카피백 프로그램 모드에서 감지 동작이 수행되고 프로그램 동작이 수행되기 이전에, 결함 열에 대응하는 페이지 버퍼에 패스 데이터가 로드된다. 본 발명에 따른 프로그램 동작, 소거 동작, 그리고 카피백 프로그램 동작은 이후 상세히 설명될 것이다.

도 6은 본 발명에 따른 프로그램 방법을 설명하기 위한 흐름도이다. 본 발명에 따른 프로그램 방법에 따르면, 외부에서 제공되는 프로그램 데이터를 페이지 버퍼 회로에 로드할 때, 결함 열에 대응하는 페이지 버퍼에는 프로그램 데이터 대신에 결함 열 어드레스 정보를 이용하여 패스 데이터가 로드된다. 결함 열에 대응하는 프로그램 데이터는 리던던시 페이지 버퍼에 로드된다. 좀 더 구체적으로 설명하면 다음과 같다.

프로그램 모드를 알리는 커맨드 (80h)가 입력됨에 따라, 먼저, 행 및 열 정보를 포함하는 초기 어드레스 (initial address)가 소정의 어드레스 래치 인에이블 주기 (address latch enable cycle)에 따라 낸드 플래시 메모리 장치 내에 입력된다 (S120). 여기서, 프로그램 데이터가 로드되기 이전에, 페이지 버퍼 회로 (130)의 제 2 래치들 (LAT2)은 제어 신호 (PBSET)를 로우 레벨로 활성화시킴으로써 초기화된다. 바이트/워드 단위의 프로그램 데이터가 nWEx 신호의 하이-로우 천이에 따라 외부로부터 데이터 입력 버퍼 회로 (190)에 인가된다 (S140). 그렇게 입력된 프로그램 데이터는 제 1 데이터 로딩 회로 (200)를 통해 페이지 버퍼 회로 (130)에 전달된다. 이때, 현재 열 어드레스가 결함 열을 나타내는 어드레스인 지의 여부가 리던던시 회로 (160)에 의해서 판별된다 (S160). 만약 현재 열 어드레스가 결함 열을 나타내는 어드레스가 아니면, 데이터 입력 버퍼 회로 (190)에 제공되는 프로그램 데이터는 제 1 데이터 로딩 회로 (200)를 통해 대응하는 페이지 버퍼들에 로드된다 (S180). 페이지 버퍼들에 데이터를 로드하는 과정은 앞서 설명된 것과 동일하게 수행될 것이다.

만약 현재 열 어드레스가 결함 열을 나타내는 어드레스이면, 리던던시 회로(160)는 리던던시 선택 신호들 (CRi) 중 어느 하나를 활성화시킨다. 제 1 데이터 로딩 회로 (200)는 활성화된 리던던시 선택 신호에 응답하여 결함 열에 대응하는 프로그램 데이터 비트의 전달을 차단함과 동시에 "1"의 패스 데이터를 페이지 버퍼 회로 (130)로 전달한다 (S200a). 앞서 설명된 바와 같이, 프로그램 데이터는 데이터 라인을 접지시키고 데이터 신호들 (DIi, nDIi)을 프로그램 데이터의 극성에 따라 선택적으로 활성화시킴으로써 페이지 버퍼의 제 2 래치 (LAT2)에 로드된다. 현재 열 어드레스가 결함 열을 나타내는 어드레스일 때, "1"의 패스 데이터가 제 2 래치 (LAT2)에 로드된다. 이는 활성화된 리던던시 선택 신호에 따라 데이터 신호 (DI)가 "1"이 되게 그리고 데이터 신호 (nDI)가 "0"가 되게 한다. 그러므로, 제 2 래치 (LAT2)에는 "1"의 패스 데이터가 로드된다. 이와 동시에, 결함 열에 대응하는 프로그램 데이터 비트는 앞서 설명된 것과 동일한 방식으로 제 2 데이터 로딩 회로 (210)를 통해 대응하는 리던던시 페이지 버퍼에 로드된다 (S200b).

현재 열 어드레스 (또는 현재 프로그램 데이터)가 마지막 열 어드레스 (또는 마지막 프로그램 데이터)인 지의 여부가 판별된다 (S220). 만약 현재 열 어드레스가 마지막 열 어드레스가 아니면, 어드레스 카운터 회로 (150)는 다음의 열 어드레스를 발생한다 (S240). 그 다음의 절차는 프로그램 데이터를 입력하는 단계 (S140)로 진행한다. 이후, 현재 열 어드레스 (또는 현재 프로그램 데이터)가 마지막 열 어드레스 (또는 마지막 프로그램 데이터)에 도달할 때까지 앞서 설명된 과정 (S140-S240)이 반복적으로 수행된다. S220 단계에서 현재 열 어드레스가 마지막 열 어드레스로서 판별되면, 프로그램 데이터 로드 과정은 종료된다. 페이지 버퍼 회로의 제 2 래치들 (LAT2)에 로드된 프로그램 데이터는 앞서 설명된 것과 동일한 방식으로 제 1 래치들 (LAT1)로 전달되며, 그것에 대한 설명은 그러므로 생략된다. 이후, 프로그램 실행을 알리는 커맨드 (10h)의 입력 (S260)에 따라 로드된 데이터가 선택된 페이지에 프로그램될 것이다. 이러한 프로그램 동작은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 것으로, 그것에 대한 설명은 그러므로 생략된다.

로드된 프로그램 데이터를 선택된 페이지에 프로그램한 후, 프로그램 데이터가 정상적으로 페이지에 쓰여졌는 지의 여부를 판별하기 위한 프로그램 검증 동작이 수행될 것이다. 프로그램 검증 동작은 감지된 데이터가 외부로 출력되지 않는다는 점을 제외하면 읽기 동작과 실질적으로 동일한 방식으로 수행되며, 이는 제 1 래치 (LAT1)를 통해 수행된다. 감지 동작에 따라 감지된 데이터는 패스/페일 체크 회로 (220)로 전달되며, 패스/페일 체크 회로 (220)는 그렇게 전달된 데이터에 따라 선택된 페이지의 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별한다. 좀 더 구체적으로 설명하면 다음과 같다.

먼저, 선택 페이지에 대응하는 비트 라인들은 소정의 전압으로 충전된 후 플로팅된다. 이때, 선택된 메모리 셀의 상태에 따라 비트 라인 전압은 감소되거나 그대로 유지될 것이다. NMOS 트랜지스터 (M1)를 턴 온시킨 상태에서, 소정의 전류가 PMOS 트랜지스터 (M5)를 통해 감지 노드 (SO)로 공급된다. 만약 선택된 메모리 셀이 온 셀이면 (또는, 선택된 메모리 셀이 충분히 프로그램되지 않으면), 감지 노드 (SO)에 공급되는 전류는 선택된 메모리 셀을 통해 방전될 것이다. 이는 감지 노드(SO)의 전압이 NMOS 트랜지스터 (M7)의 문턱 전압 이하로 낮아지게 한다. 비록 NMOS 트랜지스터 (M8)가 턴 온되더라도, 제 1 래치 (LAT1)의 상태는 그대로 유지된다. 만약 선택된 메모리 셀이 오프 셀이면 (또는 선택된 메모리 셀이 충분히 프로그램되면), PMOS 트랜지스터 (M5)를 통해 공급되는 전류는 점차적으로 감지 노드 (SO)에 충전된다. 이는 감지 노드 (SO)의 전압이 NMOS 트랜지스터 (M7)의 문턱 전압 이상 증가되게 한다. NMOS 트랜지스터 (M8)가 턴 온될 때, 제 1 래치 (LAT1)에는 "1"의 데이터가 래치된다.

래치된 데이터는 각 페이지 버퍼의 PMOS 트랜지스터 (M9)를 통해 패스/페일 체크 회로 (220)로 전달된다. 예를 들면, 제 1 래치 (LAT1)의 제 1 래치 노드 (B)에 패스 데이터로서 "1"이 래치되는 경우, PMOS 트랜지스터 (M9)는 턴 오프된다. 이는 패스/페일 체크 회로 (220)의 내부 노드 (ND2)가 로우 레벨로 유지되게 한다. 결과적으로, 현재 로드된 프로그램 데이터가 충분히 프로그램되었음을 알리는 로우 레벨의 패스/페일 신호 (PF)가 출력된다. 제 1 래치 (LAT1)의 제 1 래치 노드 (B)에 페일 데이터로서 "0"이 래치되는 경우, PMOS 트랜지스터 (M9)는 턴 온된다. 이는 패스/페일 체크 회로 (220)의 내부 노드 (ND2)가 하이 레벨의 전원 전압으로 충전되게 한다. 결과적으로, 현재 로드된 프로그램 데이터가 충분히 프로그램되지 않았음을 알리는 하이 레벨의 패스/페일 신호 (PF)가 출력된다.

현재 로드된 프로그램 데이터가 충분히 프로그램되었음을 알리는 로우 레벨의 패스/페일 신호 (PF)가 출력되는 경우, 제 2 래치들 (LAT2)에 로드된 다음의 프로그램 데이터가 새로 선택되는 페이지에 쓰여질 것이다. 앞서 설명된 바와 같이,이전에 로드된 프로그램 데이터가 선택된 페이지에 쓰여지는 동안, 다음의 프로그램 데이터가 제 2 래치들 (LAT2)에 로드된다. 현재 로드된 프로그램 데이터가 충분히 프로그램되지 않았음을 알리는 하이 레벨의 패스/페일 신호 (PF)가 출력되는 경우, 패스/페일 신호 (PF)가 로우 레벨이 될 때까지 또는 미리 정해진 프로그램 횟수까지 프로그램 동작이 반복적으로 수행될 것이다.

도 9에 도시된 페이지 버퍼 회로를 이용한 낸드 플래시 메모리 장치에 있어서, 프로그램 검증을 위한 패스/페일 체크 회로 (220)에는 결함 열을 배제시키기 위한 퓨즈가 사용되지 않는다. 그럼에도 불구하고, 결함 열의 페이지 버퍼 (즉, 제 1 래치)에 래치된 데이터가 패스/페일 검증 결과에 영향을 미치지 않는다. 이는, 앞서 설명된 바와 같이, 프로그램 데이터를 로딩할 때 결함 열 정보를 이용하여 결함 열의 페이지 버퍼에 패스 데이터를 로딩하기 때문이다. 결론적으로, 종래 기술에 따른 와이어드-오어 형태의 패스/페일 체크 회로에 사용되는 퓨즈에 의해서 야기되는 문제점들 (퓨즈로 인한 면적 증가와 퓨즈의 사용으로 인한 리던던시 효율의 저하)이 해결될 수 있다.

도 7은 본 발명에 따른 카피백 프로그램 방법을 설명하기 위한 흐름도이다. 본 발명에 따른 카피백 프로그램 방법이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 카피백 프로그램이란, 앞서 설명된 바와 같이, 임의의 페이지 (이하, 제 1 페이지라 칭함)에 저장된 데이터를 다른 페이지 (이하, 제 2 페이지라 칭함)에 저장하는 것으로, 감지 구간, 패스 데이터 로딩 구간, 데이터 덤핑 구간, 프로그램 구간, 그리고 프로그램 검증 구간으로 이루어진다. 카피백 프로그램 모드의감지 구간 동안, 제 1 페이지의 메모리 셀들에 저장된 데이터는 제 2 래치들 (LAT2)에 의해서 감지된다. 제 2 래치들을 통해 이루어지는 감지 동작은 앞서 설명된 것과 동일하며, 그것에 대한 설명은 그러므로 생략된다. 감지 동작이 완료된 후, 감지된 데이터가 제 2 페이지에 프로그램될 것이다. 본 발명의 경우, 감지된 데이터를 제 2 페이지에 프로그램하기 이전에, 결함 열에 대응하는 페이지 버퍼에 패스 데이터가 로드된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.

외부로부터 카피백 프로그램 모드를 알리는 커맨드 (85h)가 입력된다. 85h 커맨드가 입력되는 경우, 프로그램 모드를 알리는 80h 커맨드와 달리, 제 2 래치들 (LAT2)은 초기화되지 않는다. 이는 카피백 프로그램 모드의 감지 동작에 따라 래치된, 다른 페이지에 프로그램될, 데이터가 변경되지 않도록 하기 위함이다. 제 2 래치들 (LAT2)에 래치된 데이터를 부분적으로 개서하기(rewrite) 위해서, 초기 어드레스와 프로그램 데이터가 앞서 설명된 것과 동일한 방식으로 데이터 입력 버퍼 회로 (190) 및 제 1 데이터 로딩 회로 (200)를 통해 페이지 버퍼 회로 (130)에 로드될 것이다 (S320). 이때, 결함 열에 대응하는 프로그램 데이터는, 앞서 설명된 바와 같이, 제 2 데이터 로딩 회로 (210)를 통해 리던던시 페이지 버퍼에 로드될 것이다.

그 다음에, 10h 커맨드가 입력됨에 따라 (S340), 낸드 플래시 메모리 장치는 내부적으로 발진 인에이블 신호를 발생함과 동시에 어드레스 카운터 회로 (150)의 열 어드레스를 "0"로 설정한다 (S360). 다음 단계 (S380)에서는, 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 결함 열을 나타내는 어드레스인 지의 여부가 판별된다. 만약 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 결함 열을 나타내는 어드레스이면, 리던던시 회로 (160)는 리던던시 선택 신호들 (CRi) 중 어느 하나를 활성화시킨다. 제 1 데이터 로딩 회로 (200)는 활성화된 리던던시 선택 신호에 응답하여 "1"의 패스 데이터로서 하이 레벨의 데이터 신호 (DIi)와 로우 레벨의 데이터 신호 (nDIi)를 출력한다. 이때, 열 패스 게이트 회로 (180)를 통해 접지 전압의 데이터 라인이 페이지 버퍼의 내부 노드 (ND1)에 전기적으로 연결된다. 이러한 조건에 따라 제 2 래치 (LAT2)의 제 1 래치 노드 (A)에는 "1"의 패스 데이터가 로드된다 (S400).

어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 결함 열을 나타내는 어드레스가 아니면, 절차는 다음 단계 (S420)로 진행된다. S420 단계에서는, 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 마지막 열 어드레스인 지의 여부가 판별된다. 만약 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 마지막 열 어드레스이면, 어드레스 카운터 회로 (150)는 열 어드레스를 "1"만큼 증가시킨다 (S440). 단계들 (S380-S440)은 어드레스 카운터 회로 (150)의 출력 어드레스가 마지막 열 어드레스가 될 때까지 반복적으로 수행될 것이다. 반복적인 수행의 결과로서, 결함 열에 대응하는 페이지 버퍼에는 "1"의 패스 데이터가 로드된다. 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 S420 단계에서 마지막 열 어드레스로서 판별되면, 패스 데이터 로딩 동작이 종료된다.

이후 수행되는 동작은 프로그램 동작과 실질적으로 동일하다. 즉, 제 2 래치들 (LAT2)에 저장된 데이터는 제 1 래치들 (LAT1)로 전달되고, 그렇게 전달된 데이터는 제 2 페이지에 쓰여질 것이다. 그 다음에, 제 2 페이지에 대한 프로그램 동작이 성공(pass)하였는 지 또는 실패(fail)하였는 지의 여부가 패스/페일 체크 회로 (220)를 통해 판별될 것이다. 이러한 동작은 앞서의 프로그램 검증 동작과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 프로그램 모드와 마찬가지로, 본 발명에 따른 카피백 프로그램 검증 동작 역시 퓨즈가 없는(fuse-free) 패스/페일 체크 회로 (220)를 통해 정상적으로 수행된다.

도 7에서, 부분적으로 개서하고자 하는 데이터는 85h 커맨드 입력 후에 그리고 10h 커맨드 입력 전에 로드된다. 이때, 외부에서 처음으로 입력되는 어드레스는 행 및 열 정보를 모두를 포함하는 반면에, 다음에 입력되는 어드레스는 열 정보만을 포함한다. 이는 카피백 프로그램 동작이 하나의 페이지와 관련하여 수행되기 때문이다.

도 8은 본 발명에 따른 소거 방법을 설명하기 위한 흐름도이다. 본 발명의 소거 방법이 참조 도면들에 의거하여 이후 상세히 설명될 것이다. 소거 모드는 소거 구간, 패스 데이터 로딩 구간, 그리고 소거 검증 구간으로 나누어진다. 소거 구간에서 메모리 셀 어레이가 소거되는 동작은 이 분야에 잘 알려진 것으로, 그것에 대한 설명은 그러므로 생략된다. 소거 구간에서 메모리 셀 어레이의 메모리 셀들이 정상적으로 소거되었는 지의 여부를 판별하기 위한 소거 검증 동작이 수행되기 이전에, 결함 열에 대응하는 페이지 버퍼에는 패스 데이터가 로드된다. 좀 더 구체적으로 설명하면 다음과 같다.

소거 동작이 종료되면, 먼저, 어드레스 카운터 회로 (150)의 열 어드레스는"0"로 설정된다 (S500). 다음 단계 (S520)에서는, 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 결함 열을 나타내는 어드레스인 지의 여부가 판별된다. 만약 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 결함 열을 나타내는 어드레스이면, 리던던시 회로 (160)는 리던던시 선택 신호들 (CRi) 중 어느 하나를 활성화시킨다. 제 1 데이터 로딩 회로 (200)는 활성화된 리던던시 선택 신호에 응답하여 "1"의 패스 데이터로서 하이 레벨의 데이터 신호 (DIi)와 로우 레벨의 데이터 신호 (nDIi)를 출력한다. 이때, 열 패스 게이트 회로 (180)를 통해 접지 전압의 데이터 라인 (DLi)이 페이지 버퍼의 내부 노드 (ND1)에 전기적으로 연결된다. 이러한 조건에 따라 제 2 래치 (LAT2)의 제 1 래치 노드 (A)에는 "1"의 패스 데이터가 로드된다 (S540).

어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 결함 열을 나타내는 어드레스가 아니면, 절차는 다음 단계 (S560)로 진행된다. S560 단계에서는, 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 마지막 열 어드레스인 지의 여부가 판별된다. 만약 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 마지막 열 어드레스이면, 어드레스 카운터 회로 (150)는 열 어드레스를 "1"만큼 증가시킨다 (S580). 단계들 (S520-S580)은 어드레스 카운터 회로 (150)의 출력 어드레스가 마지막 열 어드레스가 될 때까지 반복적으로 수행될 것이다. 반복적인 수행의 결과로서, 결함 열에 대응하는 페이지 버퍼에는 "1"의 패스 데이터가 로드된다. 어드레스 카운터 회로 (150)로부터 출력되는 열 어드레스가 S560 단계에서 마지막 열 어드레스로서 판별되면, 패스 데이터 로딩 동작이 종료된다.

제 2 래치들 (LAT2)에 로드된 데이터는 앞서 설명된 데이터 전달 과정을 통해 제 1 래치들 (LAT1)로 전달되고, 패스/페일 체크 회로 (220)는 그렇게 전달된 데이터에 따라 현재 선택된 페이지에 대한 패스/페일 검증 결과 (PF)를 출력한다. 이러한 동작은 앞서의 프로그램 검증 동작과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 프로그램 모드와 마찬가지로, 본 발명에 따른 소거 검증 동작 역시 퓨즈가 없는(fuse-free) 패스/페일 체크 회로 (220)를 통해 정상적으로 수행된다. 소거 모드에서 모든 페이지들이 선택될 때까지 앞서 설명된 패스 데이터 로딩 및 검증 동작들이 반복적으로 수행될 것이다.

본 발명에 따른 낸드 플래시 메모리 장치의 경우, 소거 모드와 카피백 프로그램 모드에 패스 데이터 로딩 구간이 더 추가되었기 때문에, 총 소거 시간과 총 카피백 프로그램 시간이 다소 증가될 것이다. 각 모드에서 패스 데이터를 로딩하는 데 필요한 시간은 가속 열 스캔닝 스킴 (accelerated column scanning scheme)을 적용함으로써 최소화될 수 있다. 가속 열 스캔닝 스킴이란 검증 동작이 수행될 때 내부 데이터 버스 폭의 데이터 입/출력 폭보다 넓게 가변되는 것을 말한다. 그러한 가속 열 스캔닝 스킴은 2001년 8월 28일자로 출원된 대한민국 특허 출원번호 제 2001-52057호에 "가속 열 스캔닝 스킴을 갖는 불 휘발성 반도체 메모리 장치"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 캐쉬 기능을 갖는 페이지 버퍼를 채용하는 낸드 플래시 메모리 장치에는 퓨즈가 없는 와이어드-오아형 패스/페일 체크 회로가 구현가능하며, 이는 결함 열에 대응하는 페이지 버퍼에 패스 데이터가 로드되기 때문이다. 즉, 프로그램 모드에서는, 프로그램 데이터를 로드하는 구간에서 패스 데이터가 결함 열에 대응하는 페이지 버퍼에 로드된다. 소거/카피백 프로그램 모드에서는, 제 2 래치에서 제 1 래치로 감지 데이터를 전달하기 이전에 결함 어드레스 정보를 이용하여 패스 데이터가 결함 열에 대응하는 페이지 버퍼에 로드된다. 퓨즈가 없는 와이어드-오아형 패스/페일 체크 회로가 구현할 수 있기 때문에, 퓨즈로 인해 야기되는 문제점들 (퓨즈로 인한 면적 증가와 퓨즈의 사용으로 인한 리던던시 효율의 저하)을 방지할 수 있다.

Claims

복수의 행들과 복수의 열들의 매트릭스 형태로 배열되는 복수의 메모리 셀들을 구비한 메인 셀 어레이를 포함하고, 프로그램, 읽기, 카피백 프로그램, 그리고 소거 모드들을 갖는 불 휘발성 반도체 메모리 장치에 있어서:

상기 각 모드에서 클럭 신호를 발생하는 클럭 발생 회로와;

상기 클럭 신호에 동기되어 열 어드레스들을 순차적으로 발생하는 어드레스 발생 회로와;

상기 열들에 각각 대응하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로와;

상기 각 페이지 버퍼는 제 1 래치와 제 2 래치를 구비하며;

상기 열 어드레스에 응답하여 상기 페이지 버퍼들 중 일부를 선택하고, 상기 선택된 페이지 버퍼들을 대응하는 데이터 라인들과 각각 연결하는 열 선택 회로와;

외부로부터의 프로그램 데이터 비트들을 입력하고, 상기 입력된 프로그램 데이터 비트들을 상기 선택된 페이지 버퍼들 내의 제 2 래치들에 로드하는 데이터 로딩 회로와; 그리고

상기 어드레스 발생 회로로부터의 열 어드레스들에 응답하여 상기 데이터 로딩 회로를 제어하는 수단을 포함하며, 상기 프로그램 모드 동안, 상기 어드레스 발생 회로로부터의 열 어드레스가 결함 열을 지정하는 어드레스일 때, 상기 수단은 상기 입력된 프로그램 데이터 비트들 중 상기 결함 열에 대응하는 프로그램 데이터비트 대신에, 패스 데이터 비트가 상기 결함 열에 연결된 선택 페이지 버퍼의 제 2 래치에 로드되도록 상기 데이터 로딩 회로를 제어하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 수단은 상기 결함 열의 어드레스 정보를 저장하며, 상기 어드레스 발생 회로로부터의 열 어드레스가 상기 결함 열을 지정하는 어드레스일 때, 리던던시 선택 신호들 중 하나를 활성화시키는 리던던시 회로인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
제 2 항에 있어서,

상기 메모리 셀들이 소거되고 상기 소거된 메모리 셀들에 대한 검증 동작이 수행되기 이전에, 상기 클럭 발생 회로는 상기 어드레스 발생 회로가 모든 열들을 선택하기 위한 열 어드레스들을 순차적으로 발생하도록 상기 클럭 신호를 발생하며; 그리고

상기 리던던시 회로가 상기 어드레스 발생 회로로부터의 열 어드레스에 응답하여 상기 리던던시 선택 신호들 중 하나를 활성화시킬 때, 상기 데이터 로딩 회로는 상기 활성화된 리던던시 선택 신호에 응답하여 패스 데이터 비트를, 상기 결함 열에 연결된, 선택 페이지 버퍼의 제 2 래치에 로드하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
제 2 항에 있어서,

제 1 행의 페이지 데이터가 상기 페이지 버퍼들의 제 2 래치들 내에 감지 및 래치되고 상기 래치된 페이지 데이터가 상기 페이지 버퍼들의 제 1 래치들로 전달되기 이전에, 상기 클럭 발생 회로는 상기 어드레스 발생 회로가 모든 열들을 선택하기 위한 열 어드레스들을 순차적으로 발생하도록 상기 클럭 신호를 발생하며; 그리고

상기 리던던시 회로가 상기 어드레스 발생 회로로부터의 열 어드레스에 응답하여 상기 리던던시 선택 신호들 중 하나를 활성화시킬 때, 상기 데이터 로딩 회로는 상기 활성화된 리던던시 선택 신호에 응답하여 패스 데이터 비트를, 상기 결함 열에 연결된, 선택 페이지 버퍼의 제 2 래치에 로드하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
제 3 항 또는 제 4 항에 있어서,

상기 클럭 발생 회로는 내부적으로 발생된 발진 인에이블 신호에 응답하여 상기 클럭 신호를 발생하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
제 2 항에 있어서,

상기 행들과 복수의 리던던시 열들의 매트릭스 형태로 배열된 리던던시 메모리 셀들을 포함하는 리던던시 셀 어레이와;

상기 리던던시 열들에 각각 대응하는 리던던시 페이지 버퍼들과;

상기 리던던시 페이지 버퍼들 각각은 제 1 래치와 제 2 래치를 가지며; 그리고

상기 리던던시 선택 신호들에 응답하여 상기 결함 열에 대응하는 프로그램 데이터 비트를 상기 리던던시 페이지 버퍼들 중 어느 하나의 제 2 래치에 로드하는 리던던시 데이터 로딩 회로를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
제 6 항에 있어서,

상기 프로그램, 소거, 또는 카피백 프로그램 모드의 검증 구간 동안, 상기 메인 셀 어레이용 페이지 버퍼들과 상기 리던던시 셀 어레이용 리던던시 페이지 버퍼들의 제 1 래치들의 데이터 비트들이 패스 데이터 비트인 지의 여부를 판별하는 패스/페일 체크 회로를 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
제 7 항에 있어서,

상기 메인 셀 어레이용 페이지 버퍼들과 상기 리던던시 셀 어레용 리던던시 페이지 버퍼들 각각은 PMOS 트랜지스터를 더 포함하며, 상기 PMOS 트랜지스터는 전원 전압과 상기 패스/페일 체크 회로 사이에 연결되고 대응하는 페이지 버퍼의 제 1 래치에 저장된 데이터 비트에 따라 온/오프되는 것을 특징으로 하는 불 휘발성반도체 메모리 장치.
제 8 항에 있어서,

상기 패스/페일 체크 회로는

상기 페이지 버퍼들의 PMOS 트랜지스터들과 공통 연결된 내부 노드와;

상기 내부 노드와 접지 전압 사이에 연결되고 방전 제어 신호에 따라 온/오프되는 방전 트랜지스터와; 그리고

상기 내부 노드의 로직 상태를 래치하고 패스/페일 신호를 출력하는 래치를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 클럭 발생 회로는 상기 프로그램 모드에서 쓰기 인에이블 신호의 하이-로우 천이/로우-하이 천이에 응답하여 상기 클럭 신호를 발생하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
복수의 행들과 복수의 제 1 열들의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메인 셀 어레이와; 상기 행들과 복수의 제 2 열들의 매트릭스 형태로 배열된 리던던시 메모리 셀들을 갖는 리던던시 셀 어레이와; 그리고 상기 제 1 및 제 2 열들에 각각 대응하는 페이지 버퍼들을 포함하되, 상기 각 페이지 버퍼는 제 1 래치와 제 2 래치를 갖는 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서:

a) 초기 어드레스의 입력 후에 프로그램 데이터를 받아들이는 단계와;

b) 상기 초기 어드레스 중 열 어드레스가 상기 제 1 열들 중 결함 열을 선택하기 위한 어드레스인 지의 여부를 판별하는 단계와;

c) 상기 열 어드레스가 상기 결함 열에 대응할 때 상기 결함 열의 페이지 버퍼 내의 제 2 래치에 패스 데이터 비트를 로딩하는 단계와;

d) 상기 열 어드레스가 마지막 어드레스인 지의 여부를 판별하는 단계와;

e) 상기 열 어드레스가 상기 마지막 어드레스가 아닐 때 상기 열 어드레스를 "1"만큼 증가시키는 단계와; 그리고

상기 열 어드레스가 상기 마지막 어드레스에 도달할 때까지 상기 단계들 (a-e)을 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
제 11 항에 있어서,

상기 패스 데이터 비트가 상기 결함 열에 연결된 페이지 버퍼의 제 2 래치에 로드되는 동안, 상기 결함 열에 대응하는 입력 데이터 비트는 상기 선택된 제 2 열에 대응하는 페이지 버퍼 내의 제 2 래치에 로드되는 것을 특징으로 하는 프로그램 방법.
제 11 항에 있어서,

상기 열 어드레스가 상기 결함 열의 어드레스가 아니면, 상기 입력된 프로그램 데이터는 선택된 제 1 열들에 대응하는 페이지 버퍼들에 로드되는 것을 특징으로 하는 프로그램 방법.
제 11 항에 있어서,

모든 프로그램 데이터가 상기 페이지 버퍼들의 제 2 래치들에 로드될 때, 상기 제 2 래치들에 로드된 프로그램 데이터는 상기 메인 및 리던던시 셀 어레이들에 프로그램되도록 상기 제 1 래치들로 전달되는 것을 특징으로 하는 프로그램 방법.
복수의 행들과 복수의 제 1 열들의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메인 셀 어레이와; 상기 행들과 복수의 제 2 열들의 매트릭스 형태로 배열된 리던던시 메모리 셀들을 갖는 리던던시 셀 어레이와; 그리고 상기 제 1 및 제 2 열들에 각각 대응하는 페이지 버퍼들을 포함하되, 상기 각 페이지 버퍼는 제 1 래치와 제 2 래치를 갖는 불 휘발성 반도체 메모리 장치의 카피백 프로그램 방법에 있어서:

a) 상기 제 2 래치들을 통해 제 1 행의 페이지 데이터를 감지 및 래치한 후 열 어드레스를 "0"로 설정하는 단계와;

b) 상기 열 어드레스가 상기 제 1 열들 중 결함 열을 선택하기 위한 어드레스인 지의 여부를 판별하는 단계와;

c) 상기 열 어드레스가 상기 결함 열을 선택하기 위한 어드레스일 때 상기 결함 열에 연결된 페이지 버퍼의 제 2 래치에 패스 데이터 비트를 로딩하는 단계와;

d) 상기 열 어드레스가 마지막 어드레스인 지의 여부를 판별하는 단계와;

e) 상기 열 어드레스가 마지막 어드레스가 아닐 때 상기 열 어드레스를 1만큼 증가시키는 단계와; 그리고

f) 상기 열 어드레스가 마지막 어드레스에 도달할 때까지 상기 단계들 (b-e)을 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 카피백 프로그램 방법.
제 15 항에 있어서,

상기 열 어드레스가 상기 결함 열을 선택하기 위한 어드레스가 아닐 때, 상기 열 어드레스가 마지막 어드레스인 지의 여부를 판별하기 위한 상기 (d) 단계로 진행하는 단계 (g)를 더 포함하는 것을 특징으로 하는 카피백 프로그램 방법.
제 15 항에 있어서,

상기 열 어드레스가 상기 마지막 어드레스일 때, 상기 제 2 래치들에 유지되는 데이터는 상기 메인 및 리던던시 셀 어레이들에 프로그램되도록 상기 제 1 래치들로 전달되는 것을 특징으로 하는 카피백 프로그램 방법.
복수의 행들과 복수의 제 1 열들의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메인 셀 어레이와; 상기 행들과 복수의 제 2 열들의 매트릭스 형태로 배열된 리던던시 메모리 셀들을 갖는 리던던시 셀 어레이와; 그리고 상기 제 1 및 제 2 열들에 각각 대응하는 페이지 버퍼들을 포함하되, 상기 각 페이지 버퍼는 제 1 래치와 제 2 래치를 갖는 불 휘발성 반도체 메모리 장치의 소거 방법에 있어서:

a) 상기 메인 및 리던던시 셀 어레이들을 소거한 후 상기 제 2 래치들을 통해 페이지 데이터를 감지하는 단계와;

b) 열 어드레스를 "0"로 설정하는 단계와;

c) 상기 열 어드레스가 상기 제 1 열들 중 결함 열을 선택하기 위한 것인 지의 여부를 판별하는 단계와;

d) 상기 열 어드레스가 상기 결함 열을 선택하기 위한 것이 아니면, 상기 결함 열에 대응하는 페이지 버퍼의 제 2 래치에 패스 데이터 비트를 로딩하는 단계와;

e) 상기 열 어드레스가 마지막 어드레스인 지의 여부를 판별하는 단계와;

f) 상기 열 어드레스가 마지막 어드레스가 아닐 때 상기 열 어드레스를 "1"만큼 증가시키는 단계와; 그리고

g) 상기 열 어드레스가 상기 마지막 어드레스에 도달할 때까지 상기 (b-e) 단계들을 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
제 18 항에 있어서,

상기 열 어드레스가 상기 결함 열을 선택하기 위한 어드레스가 아닐 때, 상기 열 어드레스가 마지막 어드레스인 지의 여부를 판별하기 위한 상기 (d) 단계로 진행하는 단계 (h)를 더 포함하는 것을 특징으로 하는 소거 방법.