KR20030061079A

KR20030061079A - Plasma display panel

Info

Publication number: KR20030061079A
Application number: KR1020020001442A
Authority: KR
Inventors: 안영준; 박헌건; 김중균
Original assignee: 엘지전자 주식회사
Priority date: 2002-01-10
Filing date: 2002-01-10
Publication date: 2003-07-18
Also published as: KR100453163B1

Abstract

PURPOSE: A plasma display panel is provided to allow for ease of alignment of upper and lower substrates, while achieving improved contrast of screen. CONSTITUTION: A plasma display panel comprises an address electrode(60X); a first bus electrode(62Y) arranged in the direction crossing the address electrode; a first barrier rib(76) formed in the area corresponding to the first bus electrode; a second barrier rib(78) formed between the first barrier ribs in such a manner that the second barrier rib is parallel to the address electrode; a transparent electrode formed between the second barrier ribs in such a manner that the transparent electrode is parallel to the address electrode; and a second bus electrode(62Z) formed beneath the first bus electrode in such a manner that the second bus electrode is extended to the area corresponding to the second barrier rib.

Description

플라즈마 디스플레이 패널{PLASMA DISPLAY PANEL}Plasma Display Panel {PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 콘트라스트 및 얼라인을 개선할 수 있는 플라즈마 디스플레이 패널에 관한 것이다.The present invention relates to a plasma display panel, and more particularly, to a plasma display panel capable of improving contrast and alignment.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes. Such flat panel displays include Liquid Crystal Display (LCD), Field Emission Display (FED), Plasma Display Panel (PDP), and Electro-Luminescence (EL). And display devices.

이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.PDP is a display device using a gas discharge has the advantage that it is easy to manufacture a large panel. As a PDP, a three-electrode AC surface discharge type PDP having three electrodes and driven by an alternating voltage is typical.

도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제1 전극(12Y) 및 제2 전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.Referring to FIG. 1, a discharge cell of a three-electrode AC surface discharge type PDP includes a first electrode 12Y and a second electrode 12Z formed on the upper substrate 10, and an address formed on the lower substrate 18. An electrode 20X is provided.

제1 및 제2 전극(12Y,12Z)은 방전셀로부터 공급되는 빛을 투과하기 위하여투명물질로 형성된다. 제1 전극(12Y)과 제2 전극(12Z)의 배면에는 금속물질로 형성된 버스전극(13Y,13Z)이 제1 및 제2 전극(12Y,12Z)과 나란하게 형성된다. 이와 같은 버스전극(13Y,13Z)은 높은 저항값을 가지는 제1 및 제2 전극(12Y,12Z)에 구동신호를 공급하기 위하여 이용된다.The first and second electrodes 12Y and 12Z are formed of a transparent material to transmit light supplied from the discharge cells. Bus electrodes 13Y and 13Z formed of a metal material are formed on the rear surfaces of the first electrode 12Y and the second electrode 12Z to be parallel to the first and second electrodes 12Y and 12Z. The bus electrodes 13Y and 13Z are used to supply driving signals to the first and second electrodes 12Y and 12Z having high resistance values.

제1 전극(12Y)과 제2 전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.The upper dielectric layer 14 and the passivation layer 16 are stacked on the upper substrate 10 having the first electrode 12Y and the second electrode 12Z side by side. Wall charges generated during plasma discharge are accumulated in the upper dielectric layer 14. The protective layer 16 prevents damage to the upper dielectric layer 14 due to sputtering generated during plasma discharge, and increases emission efficiency of secondary electrons. As the protective film 16, magnesium oxide (MgO) is usually used.

어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22) 및 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 제1 전극(12Y) 및 제2 전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.The lower dielectric layer 22 and the partition wall 24 are formed on the lower substrate 18 on which the address electrode 20X is formed, and the phosphor 26 is coated on the surfaces of the lower dielectric layer 22 and the partition wall 24. The address electrode 20X is formed in a direction crossing the first electrode 12Y and the second electrode 12Z. The partition wall 24 is formed in parallel with the address electrode 20X to prevent ultraviolet rays and visible light generated by the discharge from leaking to the adjacent discharge cells.

형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위해 He+Ne, He+Xe 또는 He+Ne+Xe 등의 불활성 가스가 주입된다.The phosphor 26 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red, green, and blue. An inert gas such as He + Ne, He + Xe or He + Ne + Xe is injected into the discharge space provided between the upper / lower plate and the partition wall 24 for gas discharge.

이와 같은 종래의 PDP에서 제1 전극(12Y) 및 제2 전극(12Z)은 도 2에 도시된 바와 같이 방전셀(1)들 각각에서 서로 대향되도록 설치된다. 제1 전극(12Y)에는리셋펄스, 스캔펄스 및 제1 서스테인펄스가 공급된다. 제2 전극(12Y)에는 제2 서스테인펄스가 공급된다.In the conventional PDP, the first electrode 12Y and the second electrode 12Z are provided to face each other in the discharge cells 1 as shown in FIG. 2. The reset pulse, the scan pulse and the first sustain pulse are supplied to the first electrode 12Y. The second sustain pulse is supplied to the second electrode 12Y.

제1 전극(12Y)에 리셋펄스가 공급될 때 방전셀(1)들이 초기화된다. 제1 전극(12Y)에 스캔펄스가 공급될 때 어드레스전극(20X)에는 스캔펄스에 동기되는 데이터펄스가 공급된다. 이때, 스캔펄스 및 데이터펄스가 공급된 방전셀(1)들에서는 어드레스 방전이 일어난다.The discharge cells 1 are initialized when the reset pulse is supplied to the first electrode 12Y. When scan pulses are supplied to the first electrode 12Y, data pulses synchronized with the scan pulses are supplied to the address electrode 20X. At this time, address discharge occurs in the discharge cells 1 supplied with the scan pulse and the data pulse.

방전셀(1)들에서 어드레스 방전이 발생된 후 제1 전극(12Y) 및 제2 전극(12Z)에 교번적으로 제1 및 제2 서스테인펄스가 공급된다. 제1 전극(12Y) 및 제2 전극(12Z)에 제1 및 제2 서스테인펄스가 공급되면 어드레스 방전이 일어난 방전셀(1)들에서 서스테인 방전이 일어난다. 이와 같은 서스테인 방전은 계조값에 따라 방전시간이 결정되고, 이에 따라 계조값에 따른 화상이 표시된다.After the address discharge is generated in the discharge cells 1, the first and second sustain pulses are alternately supplied to the first electrode 12Y and the second electrode 12Z. When the first and second sustain pulses are supplied to the first electrode 12Y and the second electrode 12Z, sustain discharge occurs in the discharge cells 1 in which the address discharge has occurred. In this sustain discharge, the discharge time is determined according to the gray scale value, so that an image corresponding to the gray scale value is displayed.

한편, 어느 정도 이상의 휘도를 갖기 위해 종래의 제1 전극(12Y) 및 제2 전극(12Z)은 방전셀(1)들에서 넓은 면적을 가지고 서로 대향되게 형성된다. 이와 같이, 제1 전극(12Y) 및 제2 전극(12Z)이 넓은 면적을 가지면 많은 전력이 소비되고, 이에 따라 PDP의 방전효율이 저하된다.On the other hand, in order to have a luminance of a certain degree or more, the conventional first electrode 12Y and the second electrode 12Z are formed to face each other with a large area in the discharge cells 1. As described above, when the first electrode 12Y and the second electrode 12Z have a large area, a large amount of power is consumed, thereby lowering the discharge efficiency of the PDP.

이와 같은 문제점을 극복하기 위하여 도 3과 같은 PDP가 제안되었다.In order to overcome this problem, the PDP as shown in FIG. 3 has been proposed.

도 3을 참조하면, 종래의 다른 실시예에 의한 PDP는 상/하로 서로 인접되게 위치되어 있는 방전셀들이 하나의 픽셀을 형성하는 델타형 구조를 갖는다. 다시 말하여, 종래의 다른 실시에에 의한 PDP는 제n(n은 1이상의 자연수)라인에 위치되는 R 서브픽셀 및 B서브픽셀과 제n+1 또는 n-1라인과 위치되는 G서브픽셀이 하나의픽셀을 형성한다.Referring to FIG. 3, the PDP according to another exemplary embodiment has a delta structure in which discharge cells positioned adjacent to each other up and down form one pixel. In other words, according to another conventional embodiment, the PDP includes an R subpixel and a B subpixel positioned in an nth line (n is a natural number of 1 or more), and a G subpixel positioned in an n + 1 or n-1 line. Form one pixel.

이와 같은 종래의 다른 실시예에 의한 PDP는 어드레스전극(30X)과, 어드레스전극과(30X)과 교차되는 방향으로 설치되는 제1 및 제2 버스전극(32Y,32Z)과, 제1 버스전극(32Y)으로부터 신장되는 제 1전극(34Y)과, 제 2버스전극(32Z)으로부터 신장되는 제2 전극(34Z)을 구비한다.The PDP according to another exemplary embodiment of the present invention has the address electrode 30X, the first and second bus electrodes 32Y and 32Z provided in a direction crossing the address electrode 30X, and the first bus electrode ( A first electrode 34Y extending from 32Y and a second electrode 34Z extending from the second bus electrode 32Z are provided.

제1 전극(34Y)은 제1 버스전극(32Y)의 제1 및 제2 측에서 교번적으로 신장된다. 다시 말하여, n번째 어드레스전극(30X)과 교차되는 제1전극(34Y)이 제1 버스전극(32Y)의 제1 측에서 신장되었다면, n+1번째 어드레스전극(30X)과 교차되는 제1 전극(34Y)은 제1 버스전극(32Y)의 제2 측에서 신장된다.The first electrode 34Y is alternately extended on the first and second sides of the first bus electrode 32Y. In other words, if the first electrode 34Y crossing the n-th address electrode 30X is extended on the first side of the first bus electrode 32Y, the first electrode crossing the n + 1-th address electrode 30X The electrode 34Y extends on the second side of the first bus electrode 32Y.

제2 전극(34Z)은 제1 전극(34Y)과 마찬가지로 제2 버스전극(32Z)의 제1 및 제2 측에서 교번적으로 신장되어 형성된다. 이때, 제2 전극(34Z)은 제1 전극(34Y)과 대향되도록 형성된다. 다시 말하여, n번째 어드레스전극(30X)과 교차되는 제 1전극(34Y)이 제1 버스전극(32Y)의 제1 측에서 신장되었다면, n번째 어드레스전극(30X)과 교차되는 제2 전극(34Z)은 제2 버스전극(32Z)의 제2 측에서 신장된다.Similarly to the first electrode 34Y, the second electrode 34Z is alternately extended on the first and second sides of the second bus electrode 32Z. At this time, the second electrode 34Z is formed to face the first electrode 34Y. In other words, if the first electrode 34Y crossing the n-th address electrode 30X extends from the first side of the first bus electrode 32Y, the second electrode crossing the n-th address electrode 30X ( 34Z extends on the second side of the second bus electrode 32Z.

이와 같이 도 3에 도시된 PDP는 방전셀이 형성되는 부분에만 제1 및 제2 전극(34Y,34Z)이 형성되기 때문에 전극의 길이를 충분히 길게 유지하면서도 총 면적을 줄일 수 있다. 따라서, 제1 및 제2 전극(34Y,34Z)의 면적이 줄어드는 만큼 소비전력이 감소하고, 이에 따라 방전효율이 향상된다.As described above, in the PDP shown in FIG. 3, since the first and second electrodes 34Y and 34Z are formed only at the portion where the discharge cells are formed, the total area can be reduced while maintaining the length of the electrode sufficiently long. Accordingly, power consumption is reduced as the area of the first and second electrodes 34Y and 34Z is reduced, thereby improving the discharge efficiency.

도 4는 도 3에 도시된 PDP에 사용되는 격벽 구조를 나타내는 도면이다.FIG. 4 is a diagram illustrating a partition structure used for the PDP shown in FIG. 3.

도 4를 참조하면, 도 3에 도시된 PDP에 사용되는 격벽(42)은 버스전극들(32Y,32Z)과 나란하게 형성되는 다수의 제1 격벽(36)과, 제1 격벽(36)들의 사이에 어드레스전극(30X)과 나란하게 형성되는 제2격벽(38)을 구비한다.Referring to FIG. 4, the partition wall 42 used in the PDP shown in FIG. 3 includes a plurality of first partition walls 36 formed in parallel with the bus electrodes 32Y and 32Z, and the first partition walls 36. The second partition 38 is formed to be parallel to the address electrode 30X.

버스전극들(32Y,32Z)은 방전셀(40)들에서 생성된 가시광선을 차단하지 않도록 제1 격벽(36)과 중첩되게 설치된다. 버스전극들(32Y,32Z)들로부터 신장된 제1 및 제2 전극(34Y,34Z)은 제1 및 제2 격벽(36,38)에 의하여 형성된 홀에 설치된다. 이때, 제1 및 제2 전극(34Y,34Z)이 설치된 홀들이 방전셀(40)로 이용된다.The bus electrodes 32Y and 32Z are disposed to overlap the first partition 36 so as not to block visible light generated in the discharge cells 40. The first and second electrodes 34Y and 34Z extending from the bus electrodes 32Y and 32Z are provided in holes formed by the first and second partitions 36 and 38. At this time, holes provided with the first and second electrodes 34Y and 34Z are used as the discharge cells 40.

이와 같은 종래의 상/하부기판의 합착시 상부기판 상에 투명물질로 형성된 제1 및 제2 전극을 하부기판 상에 형성된 격벽의 중앙에 오도록 얼라인하기가 어려운 문제점이 있다. 또한, 종래의 PDP에서는 블랙매트릭스가 형성되지 않아 콘트라스트가 저하되는 문제점이 있다.When the conventional upper and lower substrates are bonded together, it is difficult to align the first and second electrodes formed of a transparent material on the upper substrate so as to be in the center of the partition wall formed on the lower substrate. In addition, in the conventional PDP, there is a problem in that contrast is lowered because no black matrix is formed.

따라서, 본 발명의 목적은 콘트라스트 및 얼라인을 개선할 수 있는 플라즈마 디스플레이 패널에 관한 것이다.Accordingly, an object of the present invention relates to a plasma display panel capable of improving contrast and alignment.

도 1은 종래의 플라즈마 디스플레이 패널을 나타내는 사시도.1 is a perspective view showing a conventional plasma display panel.

도 2는 도 1에 도시된 플라즈마 디스플레이 패널을 나타내는 평면도.FIG. 2 is a plan view of the plasma display panel shown in FIG. 1; FIG.

도 3은 종래의 다른 플라즈마 디스플레이 패널을 나타내는 평면도.3 is a plan view showing another conventional plasma display panel.

도 4는 도 3에 도시된 플라즈마 디스플레이 패널의 격벽을 나타내는 평면도.4 is a plan view illustrating a partition of the plasma display panel shown in FIG. 3.

도 5는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널을 나타내는 평면도.5 is a plan view illustrating a plasma display panel according to a first exemplary embodiment of the present invention.

도 6은 도 5에서 선"A-A'"를 따라 절취한 플라즈마 디스플레이 패널을 나타내는 단면도.FIG. 6 is a cross-sectional view of the plasma display panel taken along the line "A-A '" in FIG. 5; FIG.

도 7은 본 발명의 제2 실시 예에 따른 플라즈마 디스플레이 패널을 나타내는 평면도.7 is a plan view illustrating a plasma display panel according to a second embodiment of the present invention.

도 8은 본 발명의 제3 실시 예에 따른 플라즈마 디스플레이 패널을 나타내는 평면도.8 is a plan view illustrating a plasma display panel according to a third exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10 : 상부기판14,22 : 유전체층10: upper substrate 14, 22: dielectric layer

16 : 보호막18 : 하부기판16: protective film 18: lower substrate

20X,30X : 어드레스전극36,38,76,78 : 격벽20X, 30X: Address electrode 36,38,76,78: Bulkhead

상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널은 어드레스전극과, 어드레스전극과 교차되는 방향으로 형성되는 제1 버스전극과, 제1 버스전극과 대응되는 영역에 형성되는 제1 격벽과, 제1 격벽들 사이에 어드레스전극과 나란하게 형성되는 제2 격벽과, 제2 격벽들 사이에 어드레스전극과 나란하게 형성되는 투명전극과, 제1 버스전극하부에 제2 격벽과 대응되는 영역으로 신장되어 형성되는 제2 버스전극을 구비한다.In order to achieve the above object, the plasma display panel according to the present invention includes an address electrode, a first bus electrode formed in a direction crossing the address electrode, a first partition wall formed in a region corresponding to the first bus electrode, A second barrier rib formed in parallel with the address electrode between the first barrier ribs, a transparent electrode formed in parallel with the address electrode between the second barrier ribs, and an area corresponding to the second barrier rib under the first bus electrode; And a second bus electrode formed thereon.

상기 제1 버스전극은 도전성물질로 형성되며, 제2 버스전극은 불투명한 도전성물질 또는 불투명한 절연물질로 형성되는 것을 특징으로 한다.The first bus electrode may be formed of a conductive material, and the second bus electrode may be formed of an opaque conductive material or an opaque insulating material.

상기 제1 버스전극은 은(Ag) 또는 다른 도전성물질로 형성되는 것을 특징으로 한다.The first bus electrode may be formed of silver (Ag) or another conductive material.

상기 제2 버스전극은 제2 격벽과 대응되는 영역에서 서로 단락되어 형성되는 것을 특징으로 한다.The second bus electrode may be formed to be shorted to each other in a region corresponding to the second partition wall.

상기 제2 버스전극은 제1 및 제2 격벽보다 작은 폭으로 형성되는 것을 특징으로 한다.The second bus electrode may be formed to have a smaller width than the first and second partition walls.

상기 제2 버스전극은 제1 및 제2 격벽과 동일 폭으로 형성되는 것을 특징으로 한다.The second bus electrode may be formed to have the same width as the first and second partition walls.

상기 제1 버스전극은 도전성물질로 형성되며, 제2 버스전극은 불투명한 절연물질로 형성되는 것을 특징으로 한다.The first bus electrode may be formed of a conductive material, and the second bus electrode may be formed of an opaque insulating material.

상기 제2 버스전극은 제2 격벽과 대응되는 영역에서 서로 연결되어 형성되는 것을 특징으로 한다.The second bus electrode may be connected to each other in a region corresponding to the second partition wall.

상기 제2 버스전극은 제1 및 제2 격벽과 동일패턴으로 형성되는 것을 특징으로 한다.The second bus electrode may be formed in the same pattern as the first and second partition walls.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하 도 5 내지 도 8를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 5 to 8.

도 5는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널을 나타내는 도면이다.5 is a diagram illustrating a plasma display panel according to a first embodiment of the present invention.

도 5를 참조하면, 본 발명의 제1 실시 예에 따른 PDP는 상/하로 서로 인접되게 위치되어 있는 방전셀들이 하나의 픽셀을 형성하는 델타형 구조를 갖는다. 다시 말하여, 본 발명의 제1 실시 예에 의한 PDP는 제 n(n은 1이상의 자연수)라인에 위치되는 R 서브픽셀 및 B서브픽셀과 제 n+1 또는 n-1라인과 위치되는 G서브픽셀이 하나의 픽셀을 형성한다.Referring to FIG. 5, the PDP according to the first embodiment of the present invention has a delta structure in which discharge cells positioned adjacent to each other up and down form one pixel. In other words, the PDP according to the first embodiment of the present invention includes a R subpixel and a B subpixel located in an nth line (n is a natural number of 1 or more), and a G subframe located in an n + 1 or n-1 line The pixels form one pixel.

이와 같은 본 발명의 제1 실시 예에 따른 PDP는 어드레스전극(60X)과, 어드레스전극과(60X)과 교차되는 방향으로 설치되는 제1 및 제2 버스전극(62Y,62Z)과, 제1 버스전극(62Y)으로부터 신장되는 제1 전극(64Y)과, 제2 버스전극(62Z)으로부터 신장되는 제2 전극(64Z)을 구비한다. 또한, 제1 및 제2 버스전극(62Y,62Z)들과 나란하게 형성되는 다수의 제1 격벽(76)과, 제1 격벽(76)들 사이에 어드레스전극(60X)과 나란하게 형성되는 제2 격벽(78)을 구비한다. 이와 같은 본 발명의 실시예에 의한 제2 격벽(78)은 화소행 단위로 설치된다. 다시 말하여, 제2 격벽(78)은 화소행 단위로 소정간격을 사이에 두고 형성된다.The PDP according to the first exemplary embodiment of the present invention includes an address electrode 60X, first and second bus electrodes 62Y and 62Z provided in a direction crossing the address electrode 60X, and a first bus. A first electrode 64Y extending from the electrode 62Y and a second electrode 64Z extending from the second bus electrode 62Z are provided. In addition, a plurality of first partitions 76 formed in parallel with the first and second bus electrodes 62Y and 62Z, and a plurality of first partitions 76 formed in parallel with the address electrode 60X between the first partitions 76. Two partitions 78 are provided. The second partition wall 78 according to the exemplary embodiment of the present invention is provided in pixel row units. In other words, the second partition wall 78 is formed at predetermined intervals in pixel row units.

제1 전극(64Y)은 제1 버스전극(62Y)의 제1 및 제2 측에서 교번적으로 신장된다. 다시 말하여, n번째 어드레스전극(60X)과 교차되는 제1 전극(64Y)이 제1 버스전극(62Y)의 제1 측에서 신장되었다면, n+1번째 어드레스전극(60X)과 교차되는 제1 전극(64Y)은 제1 버스전극(62Y)의 제2 측에서 신장된다.The first electrode 64Y extends alternately on the first and second sides of the first bus electrode 62Y. In other words, if the first electrode 64Y crossing the n-th address electrode 60X is extended on the first side of the first bus electrode 62Y, the first crossing point of the n + 1th address electrode 60X is crossed. The electrode 64Y extends on the second side of the first bus electrode 62Y.

제2 전극(64Z)은 제1 전극(64Y)과 마찬가지로 제2 버스전극(62Z)의 제1 및 제 2 측에서 교번적으로 신장되어 형성된다. 이때, 제2 전극(64Z)은 제1 전극(64Y)과 대향되도록 형성된다. 다시 말하여, n번째 어드레스전극(60X)과 교차되는 제1 전극(64Y)이 제1 버스전극(62Y)의 제1 측에서 신장되었다면, n번째 어드레스전극(60X)과 교차되는 제2 전극(64Z)은 제2 버스전극(62Z)의 제2 측에서 신장된다.Similarly to the first electrode 64Y, the second electrode 64Z is formed to alternately extend on the first and second sides of the second bus electrode 62Z. At this time, the second electrode 64Z is formed to face the first electrode 64Y. In other words, if the first electrode 64Y crossing the n-th address electrode 60X extends from the first side of the first bus electrode 62Y, the second electrode crossing the n-th address electrode 60X ( 64Z extends on the second side of the second bus electrode 62Z.

제1 및 제2 버스전극(62Y,62Z)은 도 6에 도시된 바와 같이 제1 및 제2 층(62a,62b)으로 이루어진 2층 구조로 형성된다.The first and second bus electrodes 62Y and 62Z are formed in a two-layer structure composed of first and second layers 62a and 62b as shown in FIG.

제1 층(62a)은 불투명 절연물질 또는 어느 정도의 도전성을 가지는 불투명물질로 형성된다. 불투명 절연물질로 형성될 경우, 제2 층(62b)에 전압이 인가되면 제1 층(62a)을 사이에 두고 제2 층(62b)과 제1 및 제2 전극(64Y,64Z) 간에 캐패시터로 형성되어 방전셀에 커플링방식으로 전압을 전달하게 된다.The first layer 62a is formed of an opaque insulating material or an opaque material having some degree of conductivity. When formed of an opaque insulating material, when a voltage is applied to the second layer 62b, a capacitor is formed between the second layer 62b and the first and second electrodes 64Y and 64Z with the first layer 62a therebetween. It is formed to transfer the voltage to the discharge cell by the coupling method.

제2 층(62b)은 도전성을 띠는 불투명물질로 형성되며, 바람직하게는 은(Ag)으로 형성된다.The second layer 62b is formed of a conductive opaque material, and is preferably formed of silver (Ag).

제1 층(62a)은 제2 격벽(78)과 대응되는 영역에 신장되어 형성되며, 어드레스전극(60X)과 평행한 방향으로 단락되어 형성된다. 제2 층(62b)은 제1 격벽(76)과 대응되는 영역의 제1 층(62a) 상에 형성된다.The first layer 62a is formed to extend in a region corresponding to the second partition wall 78 and is short-circuited in a direction parallel to the address electrode 60X. The second layer 62b is formed on the first layer 62a in the region corresponding to the first partition wall 76.

이에 따라, 제2 격벽(78)과 대응되는 영역이 불투명하게 보이므로 상/하부기판의 얼라인이 용이해진다. 즉, 상/하부기판 얼라인시 제2 격벽(78)쪽으로 신장되어 불투명하게 보이는 제1 및 제2 버스전극(62Y,62Z)을 이용하여 상부기판 상에 투명물질로 형성되는 제1 및 제2 전극(64Y,64Z)을 제2 격벽(78) 중앙에 오도록 형성한다.As a result, an area corresponding to the second partition wall 78 is opaque, so that alignment of the upper and lower substrates is easy. That is, the first and second substrates are formed of a transparent material on the upper substrate by using the first and second bus electrodes 62Y and 62Z extending toward the second partition wall 78 and opaque when the upper and lower substrates are aligned. The electrodes 64Y and 64Z are formed to be in the center of the second partition wall 78.

또한, 불투명금속으로 형성되는 제1 및 제2 버스전극(62Y,62Z)은 블랙매트릭스의 역할을 하게 된다. 즉, 제1 및 제2 버스전극(62Y,62Z)은 상하로 인접한 방전셀들 간의 광학적 간섭을 최소화하여 화면의 콘트라스트를 향상시킬 수 있다.In addition, the first and second bus electrodes 62Y and 62Z formed of an opaque metal serve as a black matrix. That is, the first and second bus electrodes 62Y and 62Z may improve the contrast of the screen by minimizing optical interference between discharge cells vertically adjacent to each other.

도 7은 본 발명의 제2 실시 예에 따른 PDP를 나타내는 도면이다.7 is a diagram illustrating a PDP according to a second embodiment of the present invention.

도 7을 참조하면, 본 발명의 제2 실시 예에 따른 PDP는 도 5에 도시된 PDP와 비교하여 제1 및 제2 버스전극(62Y,62Z) 각각은 어드레스전극(60X)과 평행한 방향으로 소정간격 단락되어 제1 및 제2 격벽(76,78)과 동일한 폭으로 형성되는 것을 제외하고는 동일한 구성요소를 구비한다.Referring to FIG. 7, the PDP according to the second embodiment of the present invention has a direction in which the first and second bus electrodes 62Y and 62Z are parallel to the address electrode 60X as compared to the PDP shown in FIG. 5. The same components are provided except that they are shortened by a predetermined interval and formed to have the same width as the first and second partition walls 76 and 78.

제1 및 제2 버스전극(62Y,62Z)은 제1 및 제2 층(62a,62b)으로 이루어진 2층 구조로 형성된다.The first and second bus electrodes 62Y and 62Z are formed in a two-layer structure consisting of the first and second layers 62a and 62b.

제1 층(62a)은 불투명 절연물질 또는 어느 정도의 도전성을 가지는 불투명물질로 형성된다. 불투명 절연물질로 형성될 경우, 제2 층(62b) 인가되면 제1 층(62a)을 사이에 두고 제2 층(62b)과 제1 및 제2 전극(64Y,64Z) 간에 캐패시터로 형성되어 방전셀에 커플링방식으로 전압을 전달하게 된다.The first layer 62a is formed of an opaque insulating material or an opaque material having some degree of conductivity. When formed of an opaque insulating material, when the second layer 62b is applied, it is formed as a capacitor between the second layer 62b and the first and second electrodes 64Y and 64Z with the first layer 62a therebetween and discharged. The voltage is transferred to the cell by a coupling method.

제1 층(62a)은 제1 격벽(76)과 대응되는 영역에서 제1 격벽(76)과 동일한 폭을 갖도록 형성되며, 제2 격벽(78)과 대응되는 영역에서 제2 격벽(78)쪽으로 신장되어 제2 격벽(78)과 동일한 폭을 갖도록 형성된다. 또한, 제1 층(62a)은 어드레스전극(60X)과 평행한 방향으로 단락되어 형성되며, 제2 층(62b)은 제1 격벽(76)과 대응되는 영역의 제1 층(62a) 상에 형성된다.The first layer 62a is formed to have the same width as the first partition 76 in the region corresponding to the first partition 76, and toward the second partition 78 in the region corresponding to the second partition 78. It is elongated and formed to have the same width as the second partition wall 78. In addition, the first layer 62a is short-circuited in a direction parallel to the address electrode 60X, and the second layer 62b is formed on the first layer 62a in a region corresponding to the first partition wall 76. Is formed.

뿐만 아니라, 제1 및 제2 버스전극(62Y,62Z)이 제1 격벽(76)과 대응되는 영역에 제1 격벽(76)과 동일 폭으로 형성됨으로써 제1 및 제2 버스전극(62Y,62Z)의 도전성 및 콘트라스트는 도 5에 도시된 PDP에 비해 향상된다.In addition, the first and second bus electrodes 62Y and 62Z are formed to have the same width as the first partition 76 in a region corresponding to the first partition 76. ), The conductivity and contrast are improved compared to the PDP shown in FIG.

도 8은 본 발명의 제3 실시 예에 따른 PDP를 나타내는 도면이다.8 is a diagram illustrating a PDP according to a third embodiment of the present invention.

도 8을 참조하면, 본 발명의 제3 실시 예에 따른 PDP는 도 5에 도시된 PDP와 비교하여 제1 및 제2 버스전극(62Y,62Z) 각각은 어드레스전극(60X)과 평행한 방향으로 서로 연결되고 제1 및 제2 격벽(76,78)과 동일한 폭으로 형성되는 것을 제외하고는 동일한 구성요소를 구비한다.Referring to FIG. 8, the PDP according to the third embodiment of the present invention has a direction in which the first and second bus electrodes 62Y and 62Z are parallel to the address electrode 60X as compared to the PDP shown in FIG. 5. The same components are provided except that they are connected to each other and formed with the same width as the first and second partitions 76 and 78.

제1 층(62a)은 불투명 절연물질로 형성된다. 이 경우, 제2 층(62b)에 전압이 인가되면 제1 층(62a)을 사이에 두고 제2 층(62b)과 제1 및 제2 전극(64Y,65Z) 간에 캐패시터가 형성되어 방전셀에 커플링방식으로 전압을 전달하게 된다. 이러한 제1 층(62a)은 어드레스전극(60X)과 평행하게 신장되어 서로 연결됨으로써 공정이 용이하며, 쇼트검사가 필요없다.The first layer 62a is formed of an opaque insulating material. In this case, when a voltage is applied to the second layer 62b, a capacitor is formed between the second layer 62b and the first and second electrodes 64Y and 65Z with the first layer 62a interposed therebetween. The voltage is transmitted by the coupling method. Since the first layer 62a extends in parallel with the address electrode 60X and is connected to each other, the first layer 62a is easy to process and does not require a short test.

상기 플라즈마 디스플레이 패널은 제2 격벽(78)과 대응되는 영역이 불투명하게 보이므로 상/하부기판의 얼라인이 용이해진다. 즉, 상/하부기판 얼라인시 제2 격벽(78)쪽으로 신장되어 불투명하게 보이는 제1 및 제2 버스전극(62Y,62Z)을 이용하여 상부기판 상에 투명물질로 형성되는 제1 및 제2 전극(64Y,64Z)을 제2 격벽(78) 중앙에 오도록 형성한다.Since the region corresponding to the second partition wall 78 is opaque, the plasma display panel may be easily aligned with the upper and lower substrates. That is, the first and second substrates are formed of a transparent material on the upper substrate by using the first and second bus electrodes 62Y and 62Z extending toward the second partition wall 78 and opaque when the upper and lower substrates are aligned. The electrodes 64Y and 64Z are formed to be in the center of the second partition wall 78.

뿐만 아니라, 제1 및 제2 버스전극(62Y,62Z)이 제1 및 제2 격벽(76,78)과 대응되는 영역에 제1 및 제2 격벽(76,78)과 동일 폭으로 형성됨으로써 제1 및 제2 버스전극(62Y,62Z)의 도전성 및 콘트라스트는 도 5에 도시된 PDP에 비해 향상된다.In addition, the first and second bus electrodes 62Y and 62Z are formed to have the same width as that of the first and second partition walls 76 and 78 in a region corresponding to the first and second partition walls 76 and 78. The conductivity and contrast of the first and second bus electrodes 62Y and 62Z are improved compared to the PDP shown in FIG.

상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면, 제1 및 제2 버스전극은 불투명물질을 이용하여 격벽으로 신장되게 형성된다. 이에 따라, 상/하부기판 얼라인이 용이하다.As described above, according to the plasma display panel according to the present invention, the first and second bus electrodes are formed to extend into the partition wall using an opaque material. Accordingly, the upper and lower substrates can be easily aligned.

또한, 불투명물질로 형성되는 제1 및 제2 버스전극은 블랙매트릭스의 역할을 하게 되어 인접한 방전셀들 간의 광학적 간섭을 최소화하여 화면의 콘트라스트를 향상시킬 수 있다.In addition, the first and second bus electrodes formed of an opaque material play a role of a black matrix, thereby minimizing optical interference between adjacent discharge cells, thereby improving contrast of the screen.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

어드레스전극과,An address electrode,

상기 어드레스전극과 교차되는 방향으로 형성되는 제1 버스전극과,A first bus electrode formed in a direction crossing the address electrode;

상기 제1 버스전극과 대응되는 영역에 형성되는 제1 격벽과,A first partition wall formed in an area corresponding to the first bus electrode;

상기 제1 격벽들 사이에 상기 어드레스전극과 나란하게 형성되는 제2 격벽과,A second barrier rib formed in parallel with the address electrode between the first barrier ribs;

상기 제2 격벽들 사이에 상기 어드레스전극과 나란하게 형성되는 투명전극과,A transparent electrode formed parallel to the address electrode between the second partitions;

상기 제1 버스전극하부에 상기 제2 격벽과 대응되는 영역으로 신장되어 형성되는 제2 버스전극을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And a second bus electrode formed under the first bus electrode to extend into an area corresponding to the second partition wall.

제 1 항에 있어서,The method of claim 1,

상기 제1 버스전극은 도전성물질로 형성되며,The first bus electrode is formed of a conductive material,

상기 제2 버스전극은 불투명한 도전성물질 또는 불투명한 절연물질로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the second bus electrode is formed of an opaque conductive material or an opaque insulating material.

제 1 항에 있어서,The method of claim 1,

상기 제1 버스전극은 은(Ag)으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the first bus electrode is made of silver (Ag).

제 2 항에 있어서,The method of claim 2,

상기 제2 버스전극은 상기 제2 격벽과 대응되는 영역에서 서로 단락되어 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the second bus electrodes are short-circuited with each other in a region corresponding to the second partition wall.

제 2 항에 있어서,The method of claim 2,

상기 제2 버스전극은 상기 제1 및 제2 격벽보다 작은 폭으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the second bus electrode is formed to have a smaller width than the first and second barrier ribs.

제 2 항에 있어서,The method of claim 2,

상기 제2 버스전극은 상기 제1 및 제2 격벽과 동일 폭으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the second bus electrode is formed to have the same width as the first and second barrier ribs.

제 1 항에 있어서,The method of claim 1,

상기 제2 버스전극은 불투명한 절연물질로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the second bus electrode is formed of an opaque insulating material.

제 7 항에 있어서,The method of claim 7, wherein

상기 제2 버스전극은 상기 제2 격벽과 대응되는 영역에서 서로 연결되어 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the second bus electrodes are connected to each other in a region corresponding to the second partition wall.

제 7 항에 있어서,The method of claim 7, wherein

상기 제2 버스전극은 상기 제1 및 제2 격벽과 동일패턴으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the second bus electrode is formed in the same pattern as the first and second barrier ribs.