KR20030058817A

KR20030058817A - A Capacitor of semiconductor device and method for fabricating the same

Info

Publication number: KR20030058817A
Application number: KR1020020000035A
Authority: KR
Inventors: 서수진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-01-02
Filing date: 2002-01-02
Publication date: 2003-07-07

Abstract

PURPOSE: A transistor of a semiconductor device and its manufacturing method are provided to prevent the decrease of capacitance and the damage of a dielectric layer although a thermal process is added during formation of a top electrode. CONSTITUTION: An interlayer dielectric(3) is formed to form the impurity diffusion region(2) having a contact hole. A bottom electrode for a capacitor comprised of a semiconductor material doped in the contact hole and an HSG layer(8) is formed. A dielectric layer(10) for a capacitor is formed on the bottom electrode. A barrier insulation layer(11) is formed on the dielectric layer for capacitor. The top electrode(12) of capacitor is formed on the barrier layer.

Description

반도체소자의 커패시터 및 그 제조방법{A Capacitor of semiconductor device and method for fabricating the same}Capacitor of semiconductor device and method for manufacturing same {A Capacitor of semiconductor device and method for fabricating the same}

본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a capacitor and a method of manufacturing the semiconductor device.

소자가 고집적화되어감에 따라 셀내의 제한된 영역에 커패시터를 형성할 때 커패시턴스를 증대시키기 위해서 다음과 같은 방법을 사용하였다.As the device becomes more integrated, the following method is used to increase the capacitance when forming a capacitor in a limited area of the cell.

첫째 방법은 트랜치형이나 실린더형과 같이 스토리지 노드를 3차원화하여 커패시터의 유효면적을 증가시키는 것이다.The first method is to increase the effective area of the capacitor by three-dimensional storage nodes, such as trench or cylinder.

두 번째 방법은 커패시터 하부전극으로 사용되는 스토리지 노드 실리콘의 표면을 매끄럽게 하는 것이 아니고 울퉁불퉁한 모포로지(Morphology)를 갖도록 하여 제한된 셀 영역내에서 커패시터의 유효 면적을 증가시키는 이른바 HSG-Si를 이용한 하부전극 형성이다.The second method uses a so-called HSG-Si lower electrode that increases the effective area of the capacitor within the limited cell area by not having to smooth the surface of the storage node silicon used as the capacitor lower electrode, but having a rugged morphology. Formation.

세 번째 방법은 메모리 소자를 보다 고집적화시키면서 하부전극의 3차원화 뿐만아니라 HSG-Si를 결합하여 사용하는 기술이다.The third method is a technique of combining HSG-Si as well as three-dimensionalization of the lower electrode while making the memory device more integrated.

네 번째 방법은 하부전극을 3차원화시키고 HSG-Si를 사용할 뿐만아니라 유전율이 높은 유전체막을 사용하는 것이다.The fourth method is to make the lower electrode three-dimensional and use HSG-Si as well as a dielectric film having a high dielectric constant.

상기 네 번째 방법에서 유전율이 높은 유전체막으로 Ta2O5를 사용할 경우, 차후에 커패시터 상부전극으로 메탈층 예를 들어 TiN을 사용하는데, 이것은 도면에 도시한 바와 같은 문제가 발생한다.In the fourth method, when Ta 2 O 5 is used as the dielectric film having a high dielectric constant, a metal layer, for example, TiN, is used as the capacitor upper electrode, which causes a problem as shown in the drawing.

즉, 상부전극을 형성한 후에 리프래쉬 특성개선이나 퓨즈 저항의 감소나 메탈 콘택 저항 감소를 위해 부득이하게 고온 열처리를 추가해야할 경우 Ta2O5막과 TiN의 계면에서 반응이 일어나서 도 1에 도시한 바와 같이 Ta의 손실이 발생하고, 이에 따라서 도 2에서와 같이 커패시턴스 값이 감소하는 현상이 발생된다.That is, when the high temperature heat treatment is inevitably added after the upper electrode is formed to improve the leaf lash characteristics, reduce the fuse resistance, or reduce the metal contact resistance, a reaction occurs at the interface between the Ta 2 O 5 film and TiN. A loss occurs, and thus a capacitance value decreases as shown in FIG. 2.

상기와 같은 종래 반도체소자의 커패시터는 다음과 같은 문제가 있다.The capacitor of the conventional semiconductor device as described above has the following problems.

상부전극 형성후 열처리공정을 추가할 경우 유전체막이 손실되고, 커패시턴스값이 감소하고 누설전류가 증가하는 문제가 발생할 수 있다.If the heat treatment process is added after the formation of the upper electrode, the dielectric film may be lost, capacitance may decrease, and leakage current may increase.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 상부전극 형성시 열처리공정을 추가해도 유전체막이 손상되거나 커패시턴스가 감소하지 않는 안정된 반도체소자의 커패시터 및 그 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and in particular, it is an object of the present invention to provide a stable semiconductor device capacitor and a method of manufacturing the same, in which the dielectric film is not damaged or the capacitance is reduced even when a heat treatment process is added to the upper electrode. .

도 1은 종래 커패시터 유전체막의 손실을 나타낸 사진1 is a photograph showing a loss of a conventional capacitor dielectric film

도 2은 종래 열처리 추가시 커패시터의 커패시턴스의 변화도Figure 2 is a change in the capacitance of the capacitor when adding a conventional heat treatment

도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도3A to 3C are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 실리콘기판 2 : 불순물 확산영역1: silicon substrate 2: impurity diffusion region

3 : 제1층간절연막 4 : 콘택플러그3: first interlayer insulating film 4: contact plug

5 : 식각스톱층 6 : 제2층간절연막5: etching stop layer 6: second interlayer insulating film

7 : 도핑된 폴리실리콘층 8 : HSG7: doped polysilicon layer 8: HSG

9 : 절연막 10 : 커패시터 유전체막9 insulating film 10 capacitor dielectric film

11 : 베리어절연막 12 : 커패시터 상부전극11 barrier insulating film 12 capacitor upper electrode

상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 커패시터는 기판의 불순물 확산영역에 콘택홀을 갖도록 형성된 층간절연막, 상기 불순물 확산영역에 콘택되도록 상기 콘택홀 표면을 따라 형성된 도핑된 반도체물질, 상기 도핑된 반도체물질상에 상기 도핑된 반도체물질과 함께 커패시터 하부전극을 이루는 HSG막, 상기 커패시터 하부전극상에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막상에 형성된 베리어 절연막과, 상기 베리어 절연막상에 형성된 커패시터 상부전극을 포함함을 특징으로 한다.A capacitor of a semiconductor device of the present invention for achieving the above object is an interlayer insulating film formed to have a contact hole in the impurity diffusion region of the substrate, a doped semiconductor material formed along the contact hole surface to contact the impurity diffusion region, the doping An HSG film forming a capacitor lower electrode together with the doped semiconductor material on the semiconductor material, a capacitor dielectric film formed on the capacitor lower electrode, a barrier insulating film formed on the capacitor dielectric film, and an upper portion of the capacitor formed on the barrier insulating film. It characterized in that it comprises an electrode.

상기와 같은 구성을 갖는 본 발명 반도체소자의 커패시터 제조방법은 기판의 불순물 확산영역이 콘택홀을 갖도록 층간절연막을 형성하는 단계, 상기 콘택홀내에 도핑된 반도체물질과 HSG막으로 구성된 커패시터 하부전극을 형성하는 단계, 상기 커패시터 하부전극상에 커패시터 유전체막을 형성하는 단계, 상기 커패시터 유전체막상에 베리어 절연막을 형성하는 단계, 상기 베리어 절연막상에 커패시터 상부전극을 형성하는 단계를 포함함을 특징으로 한다.In the capacitor manufacturing method of the semiconductor device of the present invention having the above configuration, forming an interlayer insulating film so that the impurity diffusion region of the substrate has a contact hole, and forming a capacitor lower electrode composed of the HSG film and the semiconductor material doped in the contact hole. And forming a capacitor dielectric film on the capacitor lower electrode, forming a barrier insulating film on the capacitor dielectric film, and forming a capacitor upper electrode on the barrier insulating film.

첨부 도면을 참조하여 본 발명 반도체소자의 커패시터 및 그 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a capacitor and a method of manufacturing the semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

본 발명에 따른 반도체소자의 커패시터는 도 3c에 도시한 바와 같이 실리콘기판(1) 표면의 일영역내에 불순물 확산영역(2)이 형성되어 있고, 불순물확산영역(2)에 노드 콘택홀을 갖도록 실리콘기판(1)상에 산화막으로 형성된 제1층간절연막(3)이 형성되어 있다.In the capacitor of the semiconductor device according to the present invention, as shown in FIG. 3C, an impurity diffusion region 2 is formed in one region of the surface of the silicon substrate 1, and the silicon has a node contact hole in the impurity diffusion region 2. A first interlayer insulating film 3 formed of an oxide film is formed on the substrate 1.

그리고 노드 콘택홀내에 콘택플러그(4)가 형성되어 있고, 상기 콘택플러그(4) 및 그에 인접한 제1층간절연막(3)에 콘택홀이 형성되도록 제1층간절연막(3)상에 식각스톱층(5)과 산화막으로 형성된 제2층간절연막(6)이 적층 형성되어 있다.A contact plug 4 is formed in the node contact hole, and an etch stop layer is formed on the first interlayer insulating film 3 such that a contact hole is formed in the contact plug 4 and the first interlayer insulating film 3 adjacent thereto. 5) and a second interlayer insulating film 6 formed of an oxide film are laminated.

그리고 상기 콘택플러그(4)와 접하도록 콘택홀내 표면을 따라서 도핑된 폴리실리콘층(7)이 형성되어 있고, 도핑된 폴리실리콘층(7) 표면에 HSG(8)가 형성되어 있다.A doped polysilicon layer 7 is formed along the inner surface of the contact hole to contact the contact plug 4, and an HSG 8 is formed on the doped polysilicon layer 7 surface.

이때 도핑된 폴리실리콘층(7)과 HSG(8)는 커패시터 하부전극 역할하며 커패시터 하부전극은 실린더 구조를 이룬다.In this case, the doped polysilicon layer 7 and the HSG 8 serve as a capacitor lower electrode, and the capacitor lower electrode forms a cylinder structure.

그리고 상기 도핑된 폴리실리콘층(7)은 높은 농도로 도핑되어 있으며 약 100~1000Å의 두께를 갖는다.In addition, the doped polysilicon layer 7 is doped at a high concentration and has a thickness of about 100 ~ 1000Å.

그리고 HSG(8) 및 고농도 도핑된 폴리실리콘층(7) 표면에 HSG(8)을 감싸도록 전면에 Ta2O5로 구성된 커패시터 유전체막(10)이 있고, 커패시터 유전체막(10)상에 질화막으로 구성된 베리어 절연막(11)이 있다.And a capacitor dielectric film 10 composed of Ta 2 O 5 on the front surface of the HSG 8 and the heavily doped polysilicon layer 7 so as to surround the HSG 8, and a barrier composed of a nitride film on the capacitor dielectric film 10. There is an insulating film 11.

상기에서 커패시터 유전체막(10)은 약 30~100Å의 두께를 갖고 증착되며 베리어 절연막(11)은 10~40Å정도의 두께를 갖는다.In the above, the capacitor dielectric film 10 is deposited to have a thickness of about 30 to 100 microseconds, and the barrier insulating film 11 has a thickness of about 10 to 40 microseconds.

그리고 베리어 절연막(11)상에 TiN이나 TiN/폴리실리콘층으로 구성된 커패시터 상부전극(12)이 형성되어 있다.A capacitor upper electrode 12 made of TiN or a TiN / polysilicon layer is formed on the barrier insulating film 11.

상기와 같은 구성을 갖는 본 발명의 반도체소자의 커패시터 제조방법은 도 3a에 도시한 바와 같이 실리콘기판(1)의 일영역내에 불순물 확산영역(2)을 형성하고, 실리콘기판(1) 전면에 화학기상 증착법으로 산화막으로 구성된 제1증간절연막(3)을 형성한다.In the capacitor manufacturing method of the semiconductor device of the present invention having the above-described configuration, as shown in FIG. 3A, an impurity diffusion region 2 is formed in one region of the silicon substrate 1, and a chemical is formed on the entire surface of the silicon substrate 1. A first intermediate insulating film 3 composed of an oxide film is formed by vapor deposition.

이때 불순물확산영역(2)은 도면에는 나타나 있지 않지만 게이트절연막과 게이트전극과 그 양측 기판내의 소오스영역과 드레인영역으로 구성된 트랜지스터의 소오스영역을 의미하는 것이다.In this case, the impurity diffusion region 2 means a source region of a transistor including a gate insulating film, a gate electrode, and a source region and a drain region in both substrates.

다음에 상기 소오스영역이 드러나도록 제1층간절연막(3)을 식각하여 노드 콘택홀을 형성한다.Next, the first interlayer insulating layer 3 is etched so that the source region is exposed to form node contact holes.

이후에 노드 콘택홀내에 폴리실리콘이나 텅스텐과 같은 도전성 금속으로 콘택플러그(4)를 형성한다.Thereafter, the contact plug 4 is formed of a conductive metal such as polysilicon or tungsten in the node contact hole.

그리고 콘택플러그(4)를 포함한 제1층간절연막(3)상에 질화막으로 형성된 식각스톱층(5)과 산화막으로 형성된 제2층간절연막(6)을 증착한다.An etch stop layer 5 formed of a nitride film and a second interlayer insulating film 6 formed of an oxide film are deposited on the first interlayer insulating film 3 including the contact plug 4.

이후에 도면에는 나타나 있지 않지만 커패시터 하부전극을 형성하기 위한 콘택홀을 형성하기 위해서 제2층간절연막(6)상에 감광막을 도포한 후 감광막을 노광 및 현상해서 패터닝한다.Subsequently, although not shown in the drawings, a photoresist film is applied on the second interlayer insulating film 6 to form a contact hole for forming a capacitor lower electrode, and then the photoresist film is exposed and developed and patterned.

그리고 패터닝된 감광막을 마스크로 콘택플러그(4) 및 그에 인접한 제1층간절연막(3)이 드러나도록 제2층간절연막(6)과 식각스톱층(5)을 식각하여 커패시터 하부전극이 형성될 콘택홀을 형성한다. 그리고 감광막을 제거한다.The second interlayer insulating film 6 and the etch stop layer 5 are etched to expose the contact plug 4 and the first interlayer insulating film 3 adjacent thereto using the patterned photoresist as a mask, thereby forming a contact hole for forming a capacitor lower electrode. To form. Then remove the photoresist.

다음에 한 튜브(tube) 내에서 콘택홀을 포함한 제2층간절연막(6)상에 고농도 도핑 비정질 실리콘층(7)과 도핑이 않된 비정질 실리콘층을 차례로 증착한다.Next, a highly doped amorphous silicon layer 7 and an undoped amorphous silicon layer are sequentially deposited on a second interlayer insulating film 6 including a contact hole in a tube.

이때 고농도의 도핑된 비정질 실리콘층은 100~1000Å의 두께를 갖도록 증착하고, 도핑이 않된 비정질 실리콘층은 50~500Å의 두께를 갖도록 증착한다.At this time, a high concentration of the doped amorphous silicon layer is deposited to have a thickness of 100 ~ 1000Å, the doped amorphous silicon layer is deposited to have a thickness of 50 ~ 500Å.

이후에 고온 열처리 공정을 진행해서 도핑이 않된 비정질 실리콘층으로 반구형의 HSG(8)를 형성한다.Thereafter, a high temperature heat treatment process is performed to form a hemispherical HSG 8 with an undoped amorphous silicon layer.

다음에 산화막으로 구성된 절연막(9)으로 콘택홀을 채운다.Next, the contact hole is filled with an insulating film 9 composed of an oxide film.

그리고 도 3b에 도시한 바와 같이 제2층간절연막(6)상부가 드러날때까지 에치백 공정이나 화학적 기계적 연마공정으로 절연막(9)과 HSG(8)와 도핑된 비정질 실리콘층(7)을 제거해서 커패시터 노드를 분리시켜서 각 노드에 커패시터 하부전극을 형성한다.As shown in FIG. 3B, the insulating film 9, the HSG 8, and the doped amorphous silicon layer 7 are removed by an etch back process or a chemical mechanical polishing process until the upper portion of the second interlayer insulating film 6 is exposed. The capacitor nodes are separated to form a capacitor lower electrode at each node.

이때 커패시터 하부전극은 도핑된 비정질 실리콘층(7)과 HSG(8)로 구성되었고 실린더 구조를 갖는다.At this time, the capacitor lower electrode is composed of a doped amorphous silicon layer 7 and the HSG (8) and has a cylinder structure.

이후에 콘택홀내의 절연막(9)을 HF나 BOE용액으로 습식각하여 제거한다.Thereafter, the insulating film 9 in the contact hole is removed by wet etching with HF or BOE solution.

다음에 도 3c에 도시한 바와 같이 플라즈마 나이트라이데이션(nitridation)으로 전처리를 하거나 급속 열 나이트라이데이션한 후에 Ta2O5로 구성된 커패시터 유전체막(10)을 30~100Å의 두께를 갖도록 증착한다.Next, as shown in FIG. 3C, after pretreatment or rapid thermal nitridation by plasma nitridation, the capacitor dielectric film 10 composed of Ta 2 O 5 is deposited to have a thickness of 30 to 100 Å.

이후에 화로 어닐(Furnace Anneal)이나 급속 열 어닐(Rapid Thermal Anneal)공정으로 N2O 어닐공정을 진행한다.Afterwards, the N2O annealing process is performed by Furnace Anneal or Rapid Thermal Anneal process.

그리고 플라즈마나 열공정을 진행해서 커패시터 유전체막(10)상에 10~40Å의 두께의 질화막으로 구성된 베리어절연막(11)을 증착한다.Then, the barrier insulating film 11 composed of a nitride film having a thickness of 10 to 40 microseconds is deposited on the capacitor dielectric film 10 by performing a plasma or thermal process.

이때 베리어 절연막(11)은 차후에 TiN을 사용하여 커패시터 상부전극을 형성한 후에 리프래쉬 특성개선이나 퓨즈 저항의 감소나 메탈 콘택저항의 감소를 위해서 고온 열처리를 할 경우 Ta2O5막과 TiN 계면에서 반응이 발생해서 Ta가 손실되고, 커패시턴스 값이 감소하고, 누설전류가 증가하는 현상을 방지해 주기 위한 것이다.At this time, the barrier insulating film 11 is formed at the upper surface of the capacitor using TiN, and then a reaction occurs at the Ta2O5 film and the TiN interface when the high temperature heat treatment is performed to improve the leaf lash characteristics, reduce the fuse resistance, or reduce the metal contact resistance. This is to prevent the loss of Ta, decrease in capacitance value, and increase leakage current.

또한 베리어절연막(11)을 추가시킴에 의한 커패시턴스의 감소는 Ta2O5의 증착 두께를 줄여서 해결한다.In addition, the reduction of the capacitance by adding the barrier insulating film 11 is solved by reducing the deposition thickness of Ta2O5.

그리고 커패시터 유전체막(10)을 포함한 베리어절연막(11)상에 TiN이나 TiN/폴리실리콘층으로 구성된 커패시터 상부전극(12)을 증착한다.A capacitor upper electrode 12 composed of TiN or a TiN / polysilicon layer is deposited on the barrier insulating layer 11 including the capacitor dielectric layer 10.

상기와 같은 본 발명 반도체소자의 커패시터 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the capacitor and the method of manufacturing the semiconductor device of the present invention have the following effects.

Ta2O5로 구성된 커패시터 유전체막상에 얇은 두께의 질화막으로 구성된 베리어절연막을 증착하므로써, 상부전극 형성후에 열처리공정을 추가하더라도 Ta가 손실되는 것을 막고 TiN과 Ta2O5막 사이의 산화를 막아서 전기적 특성 열화가 발생하는 것을 방지할 수 있다. 이에 따라서 안정된 커패시터를 형성하기에 효과적이다.By depositing a barrier insulating film composed of a thin nitride film on a capacitor dielectric film composed of Ta2O5, it is possible to prevent the loss of Ta and to prevent oxidation between the TiN and Ta2O5 films and to deteriorate electrical characteristics by adding a heat treatment process after forming the upper electrode. You can prevent it. Accordingly, it is effective to form a stable capacitor.

Claims

기판의 불순물 확산영역에 콘택홀을 갖도록 형성된 층간절연막,An interlayer insulating film formed to have contact holes in the impurity diffusion region of the substrate,

상기 불순물 확산영역에 콘택되도록 상기 콘택홀 표면을 따라 형성된 도핑된 반도체물질,A doped semiconductor material formed along the surface of the contact hole to contact the impurity diffusion region,

상기 도핑된 반도체물질상에 상기 도핑된 반도체물질과 함께 커패시터 하부전극을 이루는 HSG막,An HSG film forming a capacitor lower electrode together with the doped semiconductor material on the doped semiconductor material;

상기 커패시터 하부전극상에 형성된 커패시터 유전체막과,A capacitor dielectric film formed on the capacitor lower electrode;

상기 커패시터 유전체막상에 형성된 베리어 절연막과,A barrier insulating film formed on the capacitor dielectric film;

상기 베리어 절연막상에 형성된 커패시터 상부전극을 포함함을 특징으로 하는 반도체소자의 커패시터.And a capacitor upper electrode formed on the barrier insulating film.

제1항에 있어서, 상기 커패시터 유전체막은 30~100Å의 두께를 갖는 Ta2O5로 형성됨을 특징으로 하는 반도체소자의 커패시터.The capacitor of claim 1, wherein the capacitor dielectric layer is formed of Ta 2 O 5 having a thickness of about 30 μm to about 100 μm.

제1항에 있어서, 상기 베리어 절연막은 10~40Å의 두께를 갖는 질화막으로 형성됨을 특징으로 하는 반도체소자의 커패시터.The capacitor of claim 1, wherein the barrier insulating layer is formed of a nitride layer having a thickness of about 10 to about 40 μs.

기판의 불순물 확산영역이 콘택홀을 갖도록 층간절연막을 형성하는 단계,Forming an interlayer insulating film such that an impurity diffusion region of the substrate has contact holes;

상기 콘택홀내에 도핑된 반도체물질과 HSG막으로 구성된 커패시터 하부전극을 형성하는 단계,Forming a capacitor lower electrode formed of the doped semiconductor material and the HSG film in the contact hole;

상기 커패시터 하부전극상에 커패시터 유전체막을 형성하는 단계,Forming a capacitor dielectric layer on the capacitor lower electrode;

상기 커패시터 유전체막상에 베리어 절연막을 형성하는 단계,Forming a barrier insulating film on the capacitor dielectric film;

상기 베리어 절연막상에 커패시터 상부전극을 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 커패시터 제조방법.And forming a capacitor upper electrode on the barrier insulating film.

제4항에 있어서, 상기 커패시터 하부전극의 형성은 상기 콘택홀 및 상기 층간절연막상에 한 튜브내에서 도핑된 반도체물질과 도핑이 않된 반도체물질을 차례로 증착하는 단계,The method of claim 4, wherein the forming of the capacitor lower electrode comprises sequentially depositing a doped semiconductor material and an undoped semiconductor material in a tube on the contact hole and the interlayer insulating film;

열처리 공정으로 상기 도핑이 않된 반도체물질을 상기 HSG막으로 변화시키는 단계,Converting the non-doped semiconductor material into the HSG film by a heat treatment process,

상기 HSG막을 포함한 전면에 절연막을 증착하는 단계,Depositing an insulating film on the entire surface including the HSG film;

상기 층간절연막이 노출될때까지 에치백이나 화학적 기계적 연마공정으로 상기 절연막과 상기 도핑된 반도체물질과 상기 HSG막을 식각하는 단계,Etching the insulating film, the doped semiconductor material and the HSG film by an etch back or chemical mechanical polishing process until the interlayer insulating film is exposed;

상기 절연막을 제거하는 단계를 포함함을 특징으로 하는 반도체소자의 커패시터 제조방법.And removing the insulating film.

제5항에 있어서, 상기 절연막은 산화막으로 형성하고, 상기 절연막의 제거는 HF나 BOE 용액을 사용하여 진행함을 특징으로 하는 반도체소자의 커패시터 제조방법.6. The method of claim 5, wherein the insulating film is formed of an oxide film, and the removal of the insulating film is performed using HF or BOE solution.

제4항에 있어서, 상기 커패시터 유전체막은 Ta2O5를 30~100Å의 두께를 갖도록 증착하여 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.The method of claim 4, wherein the capacitor dielectric layer is formed by depositing Ta 2 O 5 to have a thickness of about 30 to about 100 GHz.

제4항에 있어서, 상기 베리어 절연막은 플라즈마나 열처리를 통해서 질화막을 10~40Å 두께를 갖도록 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.The method of claim 4, wherein the barrier insulating layer is formed to have a thickness of 10 to 40 μm by plasma or heat treatment.

제4항에 있어서, 상기 커패시터 상부전극은 TiN이나 TiN/폴리실리콘층으로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.The method of claim 4, wherein the capacitor upper electrode is formed of a TiN or a TiN / polysilicon layer.

제4항에 있어서, 상기 커패시터 유전체막과 상기 베리어절연막을 형성하는 단계 사이에 N2O를 화로 어닐이나 급속 열 어닐하는 단계를 더 포함함을 특징으로 하는 반도체소자의 커패시터 제조방법.5. The method of claim 4, further comprising furnace annealing or rapid thermal annealing between the capacitor dielectric layer and the barrier insulating layer. 6.