KR100694991B1 - Method of forming a capacitor in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 콘택 플러그를 형성하고, 콘택 플러그 상부에 하부 전극을 형성하는 공정에 있어서, 콘택 플러그와 하부 전극 사이에 산소 성분이 포함되지 않도록 물리 기상 증착법으로 하부 전극과 동일한 물질의 금속층을 형성하여 콘택 플러그와 하부 전극의 접착층으로 사용함과 동시에 콘택 플러그로 하부 전극의 산소 성분이 확산되는 것을 방지하는 확산 방지막으로 사용하므로써 후속 열처리 공정에서 콘택 플러그가 산화되는 것을 방지하여 전체적인 공정의 신뢰성 및 커패시터의 전기적 특정을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and in the process of forming a contact plug and forming a lower electrode on an upper portion of the contact plug, the lower portion is formed by physical vapor deposition so that no oxygen component is included between the contact plug and the lower electrode. By forming a metal layer of the same material as the electrode to be used as an adhesive layer between the contact plug and the lower electrode and at the same time as a diffusion barrier to prevent the oxygen component of the lower electrode to diffuse into the contact plug to prevent the contact plug from being oxidized in the subsequent heat treatment process In order to improve the reliability of the overall process and the electrical characteristics of the capacitor is disclosed a capacitor manufacturing method of a semiconductor device.

콘택 플러그, 기생 커패시터, 물리 기상 증착법, RuContact Plugs, Parasitic Capacitors, Physical Vapor Deposition, Ru

Description

반도체 소자의 커패시터 제조 방법{Method of forming a capacitor in a semiconductor device} Method of manufacturing a capacitor of a semiconductor device {Method of forming a capacitor in a semiconductor device}             

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도. 1A to 1C are cross-sectional views of a device for explaining a capacitor manufacturing method of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도.
2A to 2E are cross-sectional views of a device for explaining a capacitor manufacturing method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11, 21 : 반도체 기판 12, 22 : 층간 절연막11 and 21: semiconductor substrate 12 and 22: interlayer insulating film

13, 23 : 콘택 플러그 14, 24 : 식각 정지막13, 23: contact plug 14, 24: etch stop film

15, 25 : 캡 옥사이드층 16, 28 : 하부 전극15, 25: cap oxide layer 16, 28: lower electrode

17, 29 : 유전체막 18, 30 : 상부 전극17, 29: dielectric film 18, 30: upper electrode

26 : PVD 금속층 27 : CVD 금속층
26 PVD metal layer 27 CVD metal layer

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 콘택 플러그와 커패시터의 하부 전극 사이에 산화막이 형성되는 것을 방지하는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device which prevents an oxide film from being formed between a contact plug and a lower electrode of the capacitor.

MIM 구조의 커패시터에서, 하부 전극의 스텝 커버리지 특성을 향상시키기 위하여 하부 전극을 화학 기상 증착법으로 형성한다. In the capacitor of the MIM structure, the lower electrode is formed by chemical vapor deposition to improve the step coverage characteristics of the lower electrode.

이하, 일반적인 반도체 소자의 커패시터 제조 방법을 설명하기로 한다. Hereinafter, a capacitor manufacturing method of a general semiconductor device will be described.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도이다. 1A to 1C are cross-sectional views of a device for explaining a capacitor manufacturing method of a semiconductor device according to the prior art.

도 1a를 참조하면, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 층간 절연막(12)을 형성한 후 층간 절연막(12)의 소정 영역을 포토 리소그라피/식각 공정으로 제거하여 반도체 기판(11)의 접합 영역이 노출되는 콘택홀을 형성한다. 이후 콘택홀을 전도성 물질로 매립하여 콘택 플러그(13)를 형성한다. 전체 상부에 식각 정지막(14) 및 캡 옥사이드층(15)을 형성한 후 포토 리소그라피/식각 공정으로 소정 영역을 식각하여 콘택 플러그(13)를 노출시킨다. 캡 옥사이드층(15)이 제거된 영역에 커패시터의 하부 전극이 형성되므로, 캡 옥사이드층(15)이 식각되는 형태에 따라 후속 공정에서 형성될 커패시터 하부 전극의 형태가 결정된다. Referring to FIG. 1A, after forming an interlayer insulating film 12 on a semiconductor substrate 11 on which various elements for forming a semiconductor device are formed through a predetermined process, photolithography / etching of a predetermined region of the interlayer insulating film 12 is performed. It removes by a process and forms the contact hole which exposes the junction area of the semiconductor substrate 11. Thereafter, the contact hole is filled with a conductive material to form the contact plug 13. After forming the etch stop layer 14 and the cap oxide layer 15 on the whole, the contact plug 13 is exposed by etching a predetermined region by a photolithography / etch process. Since the lower electrode of the capacitor is formed in the region where the cap oxide layer 15 is removed, the shape of the capacitor lower electrode to be formed in a subsequent process is determined according to the shape of the cap oxide layer 15 being etched.

도 1b를 참조하면, 콘택홀(13)을 포함한 전체 상부에 화학 기상 증착법으로 금속 물질층을 형성한 후 캡 옥사이드층(15) 상부의 금속 물질층을 제거하여 각각 독립된 하부 전극(16)을 형성한다.Referring to FIG. 1B, a metal material layer is formed on the entire top including the contact hole 13 by chemical vapor deposition, and then the metal material layers on the cap oxide layer 15 are removed to form independent lower electrodes 16. do.

도 1c를 참조하면, 전체 상부에 유전체막(17) 및 상부 전극(18)을 순차적으로 형성한다.
Referring to FIG. 1C, the dielectric film 17 and the upper electrode 18 are sequentially formed over the entire surface.

최근 들어, 하부 전극 물질로는 Ru이 사용되는데, 화학 기상 증착법으로 Ru막을 증착할 경우 증착 공정 조건에 따라 Ru막에는 5 내지 50%의 산소가 포함된다. 이러한 산소는 후속 열처리에 의해 콘택 플러그(13)의 상부를 산화시킨다. 이렇게, 콘택 플러그(13)가 산화되면 기생 커패시터가 생기므로, 전체적인 공정의 신뢰성 및 커패시터의 전기적 특정을 저하시킨다.
Recently, Ru is used as the lower electrode material. When the Ru film is deposited by chemical vapor deposition, the Ru film contains 5 to 50% of oxygen depending on the deposition process conditions. This oxygen oxidizes the top of the contact plug 13 by subsequent heat treatment. In this way, when the contact plug 13 is oxidized, a parasitic capacitor is generated, thereby lowering the reliability of the overall process and the electrical specification of the capacitor.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 콘택 플러그와 하부 전극 사이에 산소 성분이 포함되지 않도록 물리 기상 증착법으로 하부 전극과 동일한 물질의 금속층을 형성하여 콘택 플러그와 하부 전극의 접착층으로 사용함과 동시에 콘택 플러그로 하부 전극의 산소 성분이 확산되는 것을 방지하는 확산 방지막으로 사용하므로써 후속 열처리 공정에서 콘택 플러그가 산화되는 것을 방지하여 전체적인 공정의 신뢰성 및 커패시터의 전기적 특정을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
Accordingly, in order to solve the above problems, the present invention forms a metal layer of the same material as that of the lower electrode by physical vapor deposition so that oxygen is not included between the contact plug and the lower electrode and is used as an adhesive layer between the contact plug and the lower electrode. By using the contact plug as a diffusion barrier to prevent the oxygen component of the lower electrode from being diffused, it is possible to prevent the contact plug from being oxidized in the subsequent heat treatment process, thereby improving the overall process reliability and capacitor electrical characteristics. The purpose is to provide a method.

본 발명에 따른 반도체 소자의 커패시터 제조 방법은 층간 절연막의 소정 영역에 콘택 플러그가 형성된 반도체 기판이 제공되는 단계, 전체 상부에 캡 옥사이드층을 형성한 후 소정 영역의 캡 옥사이드층을 제거하여 콘택 플러그를 노출시키는 단계, 콘택 플러그를 포함한 전체 상부에 물리 기상 증착법으로 제 1 금속층을 형성하는 단계, 전체 상부에 화학 기상 증착법이나 단원자 증착법으로 제 2 금속층을 형성하는 단계, 층간 절연막 상부의 제 1 및 제 2 금속층을 제거하여 각각 독립된 제 1 및 제 2 금속층으로 하부 전극을 형성하는 단계 및 전체 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 한다.In the method of manufacturing a capacitor of a semiconductor device according to the present invention, a step of providing a semiconductor substrate having a contact plug formed in a predetermined region of an interlayer insulating film, and forming a cap oxide layer on the entire upper portion thereof, removing the cap oxide layer of the predetermined region to form a contact plug. Exposing, forming a first metal layer on top of the whole including the contact plugs by physical vapor deposition, forming a second metal layer on top of the whole by chemical vapor deposition or monoatomic deposition, first and upper portions of the interlayer insulating film. And removing the second metal layer to form lower electrodes with independent first and second metal layers, respectively, and sequentially forming the dielectric film and the upper electrode over the entire upper layer.

콘택 플러그는 폴리시리콘막 및 TiN막이 순차적으로 적층된 구조나, 폴리실리콘막, TiSix 및 TiN막이 순차적으로 적층된 구조로 형성한다.The contact plug is formed in a structure in which a polysilicon film and a TiN film are sequentially stacked, or in a structure in which a polysilicon film, TiSix and TiN films are sequentially stacked.

캡 옥사이드층은 TEOS 또는 PSG로 형성하며, 8000 내지 20000Å의 두께로 형성한다. The cap oxide layer is formed of TEOS or PSG and is formed to a thickness of 8000 to 20000 kPa.

제 1 금속층은 10 내지 100Å의 두께로 형성하고, 제 2 금속층은 50 내지 400Å의 두께로 형성하며, 제 1 금속층 또는 제 2 금속층은 Ru으로 형성한다. 제 2 금속층을 형성한 후에는 400 내지 800℃의 온도에서 어닐링을 실시하고, 제 2 금속층의 표면에 형성된 기생 산화막을 세정 공정으로 제거한다. The first metal layer is formed to a thickness of 10 to 100 kPa, the second metal layer is formed to a thickness of 50 to 400 kPa, and the first metal layer or the second metal layer is formed of Ru. After forming the second metal layer, annealing is performed at a temperature of 400 to 800 ° C, and the parasitic oxide film formed on the surface of the second metal layer is removed by a washing process.

유전체막은 CVD법 또는 ALD법으로 형성하며, 50 내지 400Å의 두께로 Ta2O5, TaON, BST 또는 STO 등을 증착하여 형성한다. 유전체막을 형성한 후에는 400 내지 800℃의 온도에서 어닐링을 실시한다. The dielectric film is formed by a CVD method or an ALD method, and is formed by depositing Ta 2 O 5 , TaON, BST, or STO at a thickness of 50 to 400 GPa. After the dielectric film is formed, annealing is performed at a temperature of 400 to 800 占 폚.

상부 전극은 TiN 또는 Ru을 300 내지 2000Å의 두께로 증착하여 형성한다.
The upper electrode is formed by depositing TiN or Ru to a thickness of 300 to 2000 microns.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도이다. 2A to 2E are cross-sectional views of a device for explaining a capacitor manufacturing method of a semiconductor device according to the present invention.

도 2a를 참조하면, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(21) 상에 층간 절연막(22)을 형성한 후 층간 절연막(22)의 소정 영역을 포토 리소그라피/식각 공정으로 제거하여 반도체 기판(21)의 접합 영역이 노출되는 콘택홀을 형성한다. 이후 콘택홀을 전도성 물질로 매립하여 콘택 플러그(23)를 형성한다. Referring to FIG. 2A, after forming an interlayer insulating film 22 on a semiconductor substrate 21 on which various elements for forming a semiconductor device are formed through a predetermined process, photolithography / etching of a predetermined region of the interlayer insulating film 22 is performed. It removes by a process and forms the contact hole in which the junction area of the semiconductor substrate 21 is exposed. Thereafter, the contact hole is filled with a conductive material to form the contact plug 23.

전체 상부에 식각 정지막(24) 및 캡 옥사이드층(25)을 형성한 후 포토 리소그라피/식각 공정으로 소정 영역의 캡 옥사이드층(25) 및 식각 정지막(24)을 순차적으로 식각하여 콘택 플러그(23)를 노출시킨다. 캡 옥사이드층(25)이 제거된 영역에 커패시터의 하부 전극이 형성되므로, 캡 오사이드층(25)이 식각되는 형태에 따라 후속 공정에서 형성될 커패시터 하부 전극의 형태가 결정된다. After forming the etch stop layer 24 and the cap oxide layer 25 on the entire upper part, the cap oxide layer 25 and the etch stop layer 24 of a predetermined region are sequentially etched by a photolithography / etch process to contact plug ( 23). Since the lower electrode of the capacitor is formed in the region where the cap oxide layer 25 is removed, the shape of the capacitor lower electrode to be formed in a subsequent process is determined according to the shape of the cap ohside layer 25 being etched.

콘택 플러그(23)는 콘택홀에 전도성 물질로 폴리실리콘을 매립하여 형성한다. 이후, 콘택 플러그(23)의 상부가 산화되는 것을 방지하기 위하여, 에치 백 공정으로 콘택홀 상부의 폴리실리콘을 제거하고, 그 상부에 산화 방지막으로 TiN막( 도시되지 않음)을 형성할 수 있다. The contact plug 23 is formed by filling polysilicon with a conductive material in the contact hole. Thereafter, in order to prevent the upper portion of the contact plug 23 from being oxidized, the polysilicon of the upper portion of the contact hole may be removed by an etch back process, and a TiN film (not shown) may be formed on the upper portion of the contact plug 23 as an antioxidant layer.

식각 정지막(24)은 질화막으로 형성하며, 200 내지 1500Å의 두께로 형성한다. 캡 옥사이드층(25)은 TEOS 또는 PSG로 형성하며, 8000 내지 20000Å의 두께로 형성한다. The etch stop film 24 is formed of a nitride film and has a thickness of 200 to 1500 kPa. The cap oxide layer 25 is formed of TEOS or PSG and is formed to a thickness of 8000 to 20,000 kPa.

일반적으로, 캡 옥사이드층(25)의 증착 두께에 의해 커패시터 하부 전극의 높이가 결정되고, 캡 옥사이드층(25)이 제거된 영역의 폭에 따라 커패시터 하부 전극의 폭이 결정된다. 또한, 캡 옥사이드층(25)이 식각된 영역은 콘택홀의 폭보다 넓다. 캡 옥사이드층(25)을 형성하기 전에, 층간 절연막(22)의 상부에는 식각 정지막(24)을 형성하며, 캡 옥사이드층(25)의 소정 영역을 식각하는 과정에서 하부의 층간 절연막(22)은 식각 정지막(24)에 의해 식각되지 않는다. 커패시터의 하부 전극은 실린더형, 스택형 등등 여러 가지로 형성될 수 있으나, 이하에서는 하부 전극을 형성하는 실린더형으로 형성하는 것으로 하여 설명하기로 한다. In general, the height of the capacitor lower electrode is determined by the deposition thickness of the cap oxide layer 25, and the width of the capacitor lower electrode is determined by the width of the region where the cap oxide layer 25 is removed. In addition, the region where the cap oxide layer 25 is etched is wider than the width of the contact hole. Before forming the cap oxide layer 25, the etch stop layer 24 is formed on the interlayer insulating layer 22, and the lower interlayer insulating layer 22 is etched in the process of etching a predetermined region of the cap oxide layer 25. Is not etched by the etch stop film 24. The lower electrode of the capacitor may be formed in various ways, such as a cylinder type, a stack type, etc. Hereinafter, the lower electrode of the capacitor will be described as being formed in a cylindrical shape forming the lower electrode.

도 2b를 참조하면, 콘택 플러그(23)를 포함한 전체 상부에 산소 성분이 포함되지 않도록 물리 기상 증착법(PVD)으로 하부 전극과 동일한 물질의 금속층을 증착하여 PVD 금속층(26)을 형성한다. Referring to FIG. 2B, the PVD metal layer 26 is formed by depositing a metal layer of the same material as the lower electrode by physical vapor deposition (PVD) so that oxygen is not included in the entire upper portion including the contact plug 23.

PVD 금속층(26)은 Ru을 증착하여 형성하며, 10 내지 100Å의 두께로 형성한다.The PVD metal layer 26 is formed by depositing Ru, and is formed to a thickness of 10 to 100Å.

도 2c를 참조하면, 콘택 플러그(23)를 포함한 전체 상부에 화학 기상 증착법(CVD)이나 단원자 증착법(Atomic Layer Deposition; ALD)으로 금속층을 증착하여 스텝 커버리지 특성이 우수한 CVD 금속층(27)을 형성한다. Referring to FIG. 2C, the CVD metal layer 27 having excellent step coverage characteristics is formed by depositing a metal layer on the whole including the contact plug 23 by chemical vapor deposition (CVD) or atomic layer deposition (ALD). do.                     

CVD 금속층(27)은 Ru를 증착하여 형성하며, 공간 마진(Space margin)이 충분하도록 50 내지 400Å의 두께로 형성한다. The CVD metal layer 27 is formed by depositing Ru, and is formed to a thickness of 50 to 400 Å so that a space margin is sufficient.

도 2d를 참조하면, 층간 절연막(25) 상부의 CVD 금속층(27) 및 PVD 금속층(26)을 제거한 후 CVD 금속층(27)의 막질을 향상시키기 위하여 열처리를 실시한다. 이로써, 각각 독립된 하부 전극(28)이 형성된다. 이후 열처리시 CVD 금속층(27) 상에 발생된 기생 산화막(도시되지 않음)을 세정 공정으로 제거한다. Referring to FIG. 2D, after removing the CVD metal layer 27 and the PVD metal layer 26 on the interlayer insulating layer 25, heat treatment is performed to improve the film quality of the CVD metal layer 27. As a result, independent lower electrodes 28 are formed. After the heat treatment, the parasitic oxide film (not shown) generated on the CVD metal layer 27 is removed by a cleaning process.

층간 절연막(25) 상부의 CVD 금속층(27) 및 PVD 금속층(26)은 화학적 기계적 연마등과 같은 평탄화 공정으로 제거한다. 막질을 향상시키기 위한 열처리는 400 내지 800℃의 온도에서 실시한다. The CVD metal layer 27 and the PVD metal layer 26 on the interlayer insulating film 25 are removed by a planarization process such as chemical mechanical polishing or the like. Heat treatment for improving the film quality is carried out at a temperature of 400 to 800 ℃.

상기에서, PVD 금속층(26)은 콘택 플러그(23)와 CVD 금속층(27)의 접착층으로 사용됨과 동시에 콘택 플러그로 하부 전극의 산소 성분이 확산되는 것을 방지하는 확산 방지막으로 사용되므로, 열처리 공정에서 콘택 플러그(23)가 산화되는 것을 방지할 수 있다.In the above, since the PVD metal layer 26 is used as an adhesive layer between the contact plug 23 and the CVD metal layer 27 and used as a diffusion barrier to prevent the oxygen component of the lower electrode from being diffused by the contact plug, the contact in the heat treatment process is performed. It is possible to prevent the plug 23 from being oxidized.

도 2e를 참조하면, 하부 전극(28)이 형성되면, 전체 상부에 유전체막(29) 및 상부 전극(30)을 순차적으로 형성하여 커패시터를 제조한다. Referring to FIG. 2E, when the lower electrode 28 is formed, the dielectric film 29 and the upper electrode 30 are sequentially formed on the entire upper portion to manufacture a capacitor.

유전체막(29)은 CVD법 또는 ALD법으로 형성하며, 50 내지 400Å의 두께로 Ta2O5, TaON, BST 또는 STO 등을 증착하여 형성한다. 유전체막(29)을 형성한 후에는 막질을 개선시키기 위하여 400 내지 800℃의 온도에서 어닐링을 실시한다. 상부 전극(30)은 TiN 또는 Ru을 300 내지 2000Å의 두께로 증착하여 형성한다.
The dielectric film 29 is formed by a CVD method or an ALD method, and is formed by depositing Ta 2 O 5 , TaON, BST, or STO to a thickness of 50 to 400 GPa. After the dielectric film 29 is formed, annealing is performed at a temperature of 400 to 800 ° C. to improve film quality. The upper electrode 30 is formed by depositing TiN or Ru to a thickness of 300 to 2000 microns.

상술한 바와 같이, 본 발명은 콘택 플러그와 하부 전극 사이에 물리 기상 증착법으로 하부 전극과 동일한 물질의 금속층을 형성하여 콘택 플러그로 하부 전극의 산소 성분이 확산되는 것을 방지하므로써 후속 열처리 공정에서 콘택 플러그가 산화되는 것을 방지하여 전체적인 공정의 신뢰성 및 커패시터의 전기적 특정을 향상시킬 수 있다.As described above, the present invention forms a metal layer of the same material as that of the lower electrode by physical vapor deposition between the contact plug and the lower electrode, thereby preventing the contact plug from being diffused by the contact electrode in the subsequent heat treatment process. It can be prevented from being oxidized to improve the overall process reliability and the electrical characteristics of the capacitor.

Claims (11)

층간 절연막의 소정 영역에 콘택 플러그가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having contact plugs formed in predetermined regions of an interlayer insulating film; 전체 상부에 캡 옥사이드층을 형성한 후 소정 영역의 상기 캡 옥사이드층을 제거하여 상기 콘택 플러그를 노출시키는 단계;Forming a cap oxide layer over the entire surface, and then removing the cap oxide layer in a predetermined region to expose the contact plug; 상기 콘택 플러그를 포함한 전체 상부에 물리 기상 증착법으로 제 1 금속층을 형성하는 단계;Forming a first metal layer on the whole including the contact plug by physical vapor deposition; 전체 상부에 화학 기상 증착법이나 단원자 증착법으로 제 2 금속층을 형성하는 단계;Forming a second metal layer on the whole by chemical vapor deposition or monoatomic deposition; 상기 층간 절연막 상부의 상기 제 1 및 제 2 금속층을 제거하여 각각 독립된 상기 제 1 및 제 2 금속층으로 하부 전극을 형성하는 단계 및Removing the first and second metal layers on the interlayer insulating layer to form lower electrodes with the independent first and second metal layers, respectively; and 전체 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.A method of manufacturing a capacitor of a semiconductor device, comprising the steps of sequentially forming a dielectric film and the upper electrode over the entire. 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그는 폴리시리콘막 및 TiN막이 순차적으로 적층된 구조나, 폴리실리콘막, TiSix 및 TiN막이 순차적으로 적층된 구조로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The contact plug has a structure in which a polysilicon film and a TiN film are sequentially stacked, or a polysilicon film, a TiSix, and a TiN film are sequentially stacked. 제 1 항에 있어서, The method of claim 1, 상기 캡 옥사이드층은 TEOS 또는 PSG로 형성하며, 8000 내지 20000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The cap oxide layer is formed of TEOS or PSG, and the capacitor manufacturing method of the semiconductor device, characterized in that formed in a thickness of 8000 to 20000Å. 제 1 항에 있어서,The method of claim 1, 상기 제 1 금속층은 10 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The first metal layer is a capacitor manufacturing method of the semiconductor device, characterized in that formed in a thickness of 10 to 100Å. 제 1 항에 있어서,The method of claim 1, 상기 제 2 금속층은 50 내지 400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The second metal layer is a capacitor manufacturing method of the semiconductor device, characterized in that formed in a thickness of 50 to 400Å. 제 4 항 또는 제 5 항에 있어서,The method according to claim 4 or 5, 상기 제 1 금속층 또는 제 2 금속층은 Ru으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The first metal layer or the second metal layer is a capacitor manufacturing method of the semiconductor device, characterized in that formed by Ru. 제 1 항에 있어서,The method of claim 1, 상기 제 2 금속층을 형성한 후 400 내지 800℃의 온도에서 어닐링을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And forming an annealing at a temperature of 400 to 800 ° C. after forming the second metal layer. 제 1 항에 있어서,The method of claim 1, 상기 제 2 금속층을 형성한 후 표면에 형성된 기생 산화막을 세정 공정으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And removing the parasitic oxide film formed on the surface of the second metal layer by a cleaning process after the second metal layer is formed. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 CVD법 또는 ALD법으로 형성하며, 50 내지 400Å의 두께로 Ta2O5, TaON, BST 또는 STO 등을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The dielectric film is formed by a CVD method or an ALD method, the capacitor manufacturing method of the semiconductor device, characterized in that formed by depositing Ta 2 O 5 , TaON, BST or STO to a thickness of 50 to 400Å. 제 1 항에 있어서,The method of claim 1, 상기 유전체막을 형성한 후에는 400 내지 800℃의 온도에서 어닐링을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And after the dielectric film is formed, performing annealing at a temperature of 400 to 800 ° C. 제 1 항에 있어서,The method of claim 1, 상기 상부 전극은 TiN 또는 Ru을 300 내지 2000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The upper electrode is a capacitor manufacturing method of the semiconductor device, characterized in that formed by depositing TiN or Ru to a thickness of 300 to 2000Å.
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