JP7059651B2 - 通信装置 - Google Patents
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Description
また、請求項1記載の通信装置によれば、データ信号を出力するデータ出力部と、このデータ出力部より出力されるデータ信号を、クロック信号に同期させる送信側同期回路と、この送信側同期回路より入力されるデータ信号に応じて、差動のデータ信号を送信するドライバとを備え、第1レシーバは、全差動コンパレータと論理回路との間に配置されるレベルシフタを有し、レベルシフタに入力される信号を前記クロック信号として送信側同期回路に入力する。
図6に示すように、例えば車両のエンジンECU(Electronic Control Unit)には、マイコン1の他にASIC(Application Specific IC)2などの周辺ICが搭載されている。マイコン1とASIC2とは、互いにシリアル通信を行うための通信回路を備えている。ASIC2は通信装置に相当する。
ケース1 ケース2 ケース3 ケース4
COP:立上り 先 後 先 後
CON:立下り 後 先 後 先
COP:立下り 先 後 先 先
CON:立上り 後 先 後 後
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図7に示すように、第2実施形態の第1レシーバ21は、ラッチ回路15に替わるラッチ回路22を備えている。ラッチ回路22は、ANDゲート23及びNORゲート24で構成されており、論理機能としてはラッチ回路15と等価である。図8に示すように、NORゲート24Pの出力信号OUTPが、第1実施形態におけるNANDゲート20Nの出力信号OUTNに等しくなるので、合成信号CO2は第1実施形態と同様に出力される。
図9に示すように、第3実施形態のASIC31は、第1レシーバ32を備えている。第3実施形態では、ASIC31がデータ信号の受信に使用するクロック信号CO2と、データ信号の送信に使用するクロック信号CLKOUTとを分離しており、クロック信号CLKOUTは、第1レシーバ32の内部より導出されている。具体的には、図10に示すように、クロック信号CLKOUTは、反転バッファ13Pの出力端子より、反転バッファ33を介して外部に出力されている。
図11に示す第4実施形態の第1レシーバ41は、第1実施形態の第1レシーバ3より反転バッファ13及び14を削除した構成である。
図12に示す第5実施形態の第1レシーバ51は、第3実施形態の第1レシーバ32より反転バッファ13及び14を削除した構成である。但し、反転バッファ33の入力端子は、全差動コンパレータ12の反転出力端子CONに接続されている。反転バッファ33を経由させているのは、第3実施形態で説明したものと同じ理由による。
レベルシフタを用いる場合、5V-1.8V間のシフトに限ることはない。
論理回路は、ラッチ回路15以外のロジックを用いても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
Claims (2)
- 差動のクロック信号が入力される差動入力形式の第1レシーバ(3,21,32,41,51)と、
前記クロック信号に同期して送信された差動のデータ信号が入力される差動入力形式の第2レシーバ(4)と、
この第2レシーバから出力されるデータ信号を、前記第1レシーバから出力されるクロック信号に同期させる受信側同期回路(7)とを備え、
前記第1及び第2レシーバは、
全差動コンパレータ(12)と、
この全差動コンパレータから出力される相補信号よりシングルエンドの合成信号を生成するもので、
前記相補信号における正側信号の立上りエッジと、当該エッジに近接する同負側信号の立下りエッジとの組み合わせを第1エッジ群とし、
前記正側信号の立下りエッジと、当該エッジに近接する同負側信号の立上りエッジとの組み合わせを第2エッジ群とすると、
前記第1エッジ群においてより早く到来するエッジを基準とする前記合成信号の立上がりエッジまでの遅延時間が、前記第2エッジ群においてより早く到来するエッジを基準とする前記合成信号の立下りエッジまでの遅延時間に等しくなるように調整する論理回路(15)と、
データ信号を出力するデータ出力部(6)と、
このデータ出力部より出力されるデータ信号を、クロック信号に同期させる送信側同期回路(9)と、
この送信側同期回路より入力されるデータ信号に応じて、差動のデータ信号を送信するドライバ(10)とを備え、
前記第1レシーバは、前記全差動コンパレータと前記論理回路との間に配置されるレベルシフタ(17)を有し、
前記レベルシフタに入力される信号を前記クロック信号として、前記送信側同期回路に入力する通信装置。 - 前記論理回路は、前記相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせるラッチ回路で構成される請求項1記載の通信装置。
前記クロック信号を、前記第1レシーバを構成する全差動コンパレータの出力端子から前記送信側同期回路に入力する請求項1又は2記載の通信装置。
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JP2018010549A JP7059651B2 (ja) | 2018-01-25 | 2018-01-25 | 通信装置 |
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Citations (5)
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KR20030058254A (ko) | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | 클럭드 감지증폭기와 래치를 구비한 반도체 소자 |
JP2005142643A (ja) | 2003-11-04 | 2005-06-02 | Seiko Epson Corp | インターフェース回路、及び電子機器 |
JP2010044308A (ja) | 2008-08-18 | 2010-02-25 | Panasonic Corp | データ取り込み回路および表示パネル駆動回路および画像表示装置 |
WO2010109553A1 (ja) | 2009-03-25 | 2010-09-30 | パナソニック株式会社 | インターフェイス回路 |
Family Cites Families (1)
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---|---|---|---|---|
JPH04354219A (ja) * | 1991-05-31 | 1992-12-08 | Fujitsu Ltd | データ伝送方式 |
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2018
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001326564A (ja) | 2000-05-12 | 2001-11-22 | Hitachi Ltd | 半導体集積回路 |
KR20030058254A (ko) | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | 클럭드 감지증폭기와 래치를 구비한 반도체 소자 |
JP2005142643A (ja) | 2003-11-04 | 2005-06-02 | Seiko Epson Corp | インターフェース回路、及び電子機器 |
JP2010044308A (ja) | 2008-08-18 | 2010-02-25 | Panasonic Corp | データ取り込み回路および表示パネル駆動回路および画像表示装置 |
WO2010109553A1 (ja) | 2009-03-25 | 2010-09-30 | パナソニック株式会社 | インターフェイス回路 |
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