KR20030057718A - 반도체메모리장치의 입력버퍼회로 - Google Patents

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Abstract

본 발명은 반도체메모리장치의 입력버퍼회로에 관한 것으로, 전원전압 VDD를 출력노드로 스위칭하는 제1 및 제2 풀업트랜지스터와, 상기 제1풀업트랜지스터의 소오스노드에 형성되는 출력노드와, 상기 제1풀업트랜지스터에 채널이 직렬연결되고 입력신호가 게이트입력되는 제1입력소스트랜지스터와, 상기 제1입력소스트랜지스터에 채널이 직렬연결되고 상기 입력신호가 게이트입력되는 제2입력소스트랜지스터와, 상기 제2풀업트랜지스터에 채널이 직렬연결되고 기준전압신호가 게이트입력되며 소오스가 상기 제1입력트랜지스터의 소오스에 연결된 제1전류소스트랜지스터와, 상기 제1전류소스트랜지스터에 채널이 직렬연결되고 상기 전원전압 VDD가 게이트입력되는 제2전류소스트랜지스터와, 상기 제2입력소스트랜지스터와 제2전류소스트랜지스터의 각 소오스단자가 서로 연결된 노드와 접지전압단자 VSS에 채널이 연결되고 제어신호를 게이트입력하는 구동트랜지스터를 포함하여 이루어지는 입력버퍼회로를 제공한다.

Description

반도체메모리장치의 입력버퍼회로{Input Buffer Circuit in Semiconductor Memory Device}
본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서서, 더욱 상세하게는 칩(chip) 외부신호를 내부신호로 정형(buffering)하는 입력버퍼회로에 관한 것이다.
컴퓨터(computer)의 주 메모리 또는 모바일 폰(mobile phone)의 메모리 등에 사용되는 반도체메모리장치는 무엇보다도 동작속도의 고속화 또는 전력소모의 최소화가 그 발전의 중심이 되고 있다. 동기식(synchronous) 반도체메모리장치의 개발과 함께 그 동작속도는 수백 메가헤르쯔(MHz)를 달성하고 있으며, 이러한 반도체메모리장치로서는 램버스디램(Rambus DRAM) 또는 디디알(DDR: Double Data Rate)등이 제시되었고, 또한 현재 차세대 메모리로서 연구가 계속되고 있다.
한편 이러한 동작속도의 고속화 못지 않게 중요하게 작용하는 것이 저전력의 구현이다. 즉, 동작전원전압이 점점 낮아지면서 반도체메모리장치에서 소비되는 전력을 최소한으로 낮출 필요가 있으며, 특히 배터리로 동작되는 시스템에 사용되기 위해서는 그 저전력형의 반도체메모리장치이어야만 한다.
반도체메모리장치에서는 셀(cell)데이타를 증폭하는 센스앰프(Sense Amplifier) 그리고 외부 또는 내부신호의 입력 또는 출력을 담당하는 입/출력 버퍼(Input/Output Buffer) 등이 특히 전류를 많이 소모하는 회로들이다.
특히 입력버퍼회로는 칩 외부의 신호를 내부신호로 정확하게 버퍼링(buffering)할 수 있어야 하며, 동시에 그 소비전류를 최소한으로 적게 사용하여야 한다. 그래서 이러한 요구조건을 만족시키기 위해 대개 차동증폭형(Differential Amplifying type)으로 구현하는 것이 일반적이다. 이러한 구조로 이루어진 종래의 입력버퍼들이 미국등록특허 6,020,761/5,955,896/5,736,871/5,278,467 등에 개시되어 있다.
도 1은 종래 기술에 의한 반도체메모리장치의 입력버퍼의 구성을 나타내는 회로도이다.
도 1의 구성은, 제어신호 CTRL의 게이트(gate)입력에 응답하여 전원전압 VDD를 스위칭(switching)하여 프리차지(precharge)동작을 수행하는 프리차지트랜지스터 MP11/MP12와, 상기 프리차지트랜지스터 MP11/MP12에 각각 대응적으로 병렬(parallel)연결되고 상기 프리차지트랜지스터 MP12의 드레인(drain)노드에 게이트가 공통으로 연결된 액티브로드(active load) MP13/MP14와, 상기 프리차지트랜지스터 MP11에 채널(channel)이 직렬연결되고 입력신호 IN이 게이트입력되는 입력소스(input source)트랜지스터 MN11과, 상기 프리차지트랜지스터 MP12에 채널이 직렬연결되고 기준전압신호 VREF가 게이트입력되는 전류소스(current source)트랜지스터 MN12와, 상기 입력소스트랜지스터 MN11과 전류소스트랜지스터 MN12의 각 소오스단자가 서로 연결된 노드와 접지전압단자 VSS에 채널이 연결되고 상기 제어신호 CTRL을 게이트입력하는 구동(driving)트랜지스터 MN13과, 상기 프리차지트랜지스터 MP11과 입력소스트랜지스터 MN11의 공통단자노드인 OUTB에 걸리는 전압을 증폭하여 입력버퍼출력신호 OUT을 출력하는 인버터 IV11로 구성된다. 여기서 상기 구동트랜지스터 MN13은 전류소스형이기도 하다. 그리고 피모스(PMOS)트랜지스터로 구성되는 프리차지트랜지스터 MP11/MP12와 액티브로드 MP13/MP14는 풀업(Pull-up)수단으로 된다.
도 1의 구성에 따른 동작특성을 살펴보겠다.
도 1의 입력버퍼회로는 외부전원전압인 VDD와 기준전압 VREF와 제어신호CTRL 그리고 버퍼입력신호 IN의 입력에 의해 동작된다. 여기서 잘 알려진 바와 같이 VREF는 대개 상기 외부전원전압 VDD의 1/2 레벨로 설정된다.
여기서 제어신호 CTRL이 논리 "LOW"인 상태에서는 구동트랜지스터 MN13이 OFF되고, 프리차지트랜지스터인 MP11/MP12가 ON상태로 되어 출력 OUTB는 논리 "HIGH"로 되고 버퍼출력신호 OUT은 논리 "LOW"로 고정된다. 이때 전류소모량은 "0(zero)"상태로 된다.
그러다가 상기 제어신호 CTRL이 논리 "HIGH"인 상태에서는 구동트랜지스터 MN13이 ON되고, 프리차지트랜지스터인 MP11/MP12가 OFF상태로 되어 출력은 입력신호 IN의 레벨에 따라 결정된다. 즉, 입력신호 IN이 기준전압 VREF보다 높은 상태에서는 OUTB/OUT은 각각 논리 "LOW/HIGH"가 되고, 입력신호 IN이 기준전압 VREF보다 낮은 상태에서는 OUTB/OUT은 각각 논리 "HIGH/LOW"가 된다.
이 때, 전류소모량은 입력신호 IN의 레벨에 따라 다소 변동되나, 구동트랜지스터 MN13의 구동능력에 의해 거의 일정하게 유지된다.
그러나 이와 같은 구성은, 다음과 같은 문제점이 발생한다. 즉, 제어신호 CTRL이 "HIGH"상태이고 입력버퍼가 "ON"되었을 시에 입력신호 IN의 레벨에 크게 관계없이 전원전압 VDD로부터 접저진업 VSS로 흐르는 관통전류가 발생하게 된다. 이러한 전류소비는 저전력화를 구현시에 큰 부담으로 작용한다. 또한 이러한 관통전류의 양을 제어하기 위해 전류소스형이 구동트랜지스터 MN13의 구동능력을 제한할 경우에는 그 동작속도가 늦어지는 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 저전력소비를 구현하는 반도체메모리장치의 입력버퍼회로를 제공하는데 있다.
본 발명의 다른 목적은 동작속도를 일정수준 이상으로 유지하면서 관통전류를 제어하는 반도체메모리장치의 입력버퍼회로를 제공하는데 있다.
도 1은 종래 기술에 의한 입력버퍼회로도,
도 2는 본 발명에 의한 입력버퍼회로도,
도 3은 도 1 및 도 2의 동작타이밍도,
도 4는 도 1 및 도 2의 시뮬레이션 결과 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
2,2A : 클럭입력부 4,4A : 클럭드라이버부
100 : 검출기 200 : 모드레지스터
상기와 같은 목적들을 달성하기 위한 본 발명은, 반도체메모리장치에 있어서, 전원전압 VDD를 출력노드로 스위칭하는 제1 및 제2 풀업트랜지스터와, 상기 제1풀업트랜지스터의 소오스노드에 형성되는 출력노드와, 상기 제1풀업트랜지스터에 채널이 직렬연결되고 입력신호가 게이트입력되는 제1입력소스트랜지스터와, 상기 제1입력소스트랜지스터에 채널이 직렬연결되고 상기 입력신호가 게이트입력되는 제2입력소스트랜지스터와, 상기 제2풀업트랜지스터에 채널이 직렬연결되고 기준전압신호가 게이트입력되며 소오스가 상기 제1입력트랜지스터의 소오스에 연결된 제1전류소스트랜지스터와, 상기 제1전류소스트랜지스터에 채널이 직렬연결되고 상기 전원전압 VDD가 게이트입력되는 제2전류소스트랜지스터와, 상기 제2입력소스트랜지스터와 제2전류소스트랜지스터의 각 소오스단자가 서로 연결된 노드와 접지전압단자 VSS에 채널이 연결되고 제어신호를 게이트입력하는 구동트랜지스터를 포함하여 이루어짐을 특징으로 한다.
바람직하게는 상기 제2전류소스트랜지스터는 출력노드의 신호가플로팅(floating)되지 않도록 온저항(ON resistance)이 큰 트랜지스터로 구현한다.
또한 상기와 같은 목적들을 달성하기 위한 본 발명은, 반도체메모리장치에 있어서, 제어신호의 게이트입력에 응답하여 전원전압 VDD를 스위칭하여 프리차지동작을 수행하는 제1 및 제2프리차지트랜지스터와, 상기 제1프리차지트랜지스터의 소오스노드에 형성되는 출력노드와, 상기 제1 및 제2프리차지트랜지스터에 각각 대응적으로 병렬연결되고 상기 제2프리차지트랜지스터의 드레인노드에 게이트가 공통으로 연결된 제1 및 제2액티브로드와, 상기 제1프리차지트랜지스터에 채널이 직렬연결되고 입력신호가 게이트입력되는 제1입력소스트랜지스터와, 상기 제1입력소스트랜지스터에 채널이 직렬연결되고 상기 입력신호가 게이트입력되는 제2입력소스트랜지스터와, 상기 제2프리차지트랜지스터에 채널이 직렬연결되고 기준전압신호가 게이트입력되며 소오스가 상기 제1입력트랜지스터의 소오스에 연결된 제1전류소스트랜지스터와, 상기 제1전류소스트랜지스터에 채널이 직렬연결되고 상기 전원전압 VDD가 게이트입력되는 제2전류소스트랜지스터와, 상기 제2입력소스트랜지스터와 제2전류소스트랜지스터의 각 소오스단자가 서로 연결된 노드와 접지전압단자 VSS에 채널이 연결되고 제어신호를 게이트입력하는 구동트랜지스터를 포함하여 이루어짐을 특징으로 한다.
바람직하게는 상기 제2전류소스트랜지스터는 출력노드의 신호가 플로팅(floating)되지 않도록 온저항(ON resistance)이 큰 트랜지스터로 구현한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 의한 입력버퍼의 구성을 나타내는 회로도이다.
도 2를 참조하여 본 발명에 의한 구성을 살펴보면, 제어신호 CTRL의 게이트입력에 응답하여 전원전압 VDD를 스위칭하여 프리차지동작을 수행하는 제1 및 제2프리차지트랜지스터 MP31/MP32와, 상기 제1프리차지트랜지스터 MP31의 소오스(source)노드에 형성되는 출력 OUTB노드와, 상기 제1 및 제2프리차지트랜지스터 MP31/MP32에 각각 대응적으로 병렬연결되고 상기 제2프리차지트랜지스터 MP32의 드레인(drain)노드에 게이트가 공통으로 연결된 제1 및 제2액티브로드(active load) MP33/MP34와, 상기 제1프리차지트랜지스터 MP31에 채널이 직렬연결되고 입력신호 IN이 게이트입력되는 제1입력소스트랜지스터 MN31과, 상기 제1입력소스트랜지스터 MN31에 채널이 직렬연결되고 상기 입력신호 IN이 게이트입력되는 제2입력소스트랜지스터 MN33과, 상기 제2프리차지트랜지스터 MP32에 채널이 직렬연결되고 기준전압신호가 게이트입력되며 소오스가 상기 제1입력트랜지스터 MN31의 소오스에 연결된 제1전류소스트랜지스터 MN32와, 상기 제1전류소스트랜지스터 MN32에 채널이 직렬연결되고 상기 전원전압 VDD가 게이트입력되는 제2전류소스트랜지스터 MN34와, 상기 제2입력소스트랜지스터 MN33과 제2전류소스트랜지스터 MN34의 각 소오스단자가 서로 연결된 노드와 접지전압단자 VSS에 채널이 연결되고 제어신호를 게이트입력하는 구동트랜지스터 MN35와, 상기 OUTB신호를 입력하여 버퍼출력신호 OUT을 출력하는 인버터 IV31로 구성된다.
여기서 상기 구동트랜지스터 MN13은 전류소스(current source)형이기도 하다. 그리고 상기 제2전류소스트랜지스터 MN34는 출력노드의 신호가플로팅(floating)되지 않도록 온저항(ON resistance)이 큰 트랜지스터로 구현한다. 그리고 제2입력트랜지스터 MN33과 제2전류소스트랜지스터 MN34는 엔모스(NMOS)트랜지스터로 구현함이 바람직하다.
도 2의 구성에서 제2입력트랜지스터 MN33과 제2전류소스트랜지스터 MN34가 본 발명의 목적을 달성하는 구성요소로서, 이들의 동작특성은 후술될 것이다.
도 2의 구성에 따른 본 발명에 의한 입력버퍼회로의 동작특성을 살펴보겠다. 본 발명에 의한 입력버퍼는, 외부전원전압인 VDD와 기준전압 VREF와 제어신호 CTRL 그리고 버퍼입력신호 IN의 입력에 의해 동작된다. 여기서 잘 알려진 바와 같이 VREF는 대개 상기 외부전원전압 VDD의 1/2 레벨로 설정된다.
여기서 제어신호 CTRL이 논리 "LOW"인 상태에서는 구동트랜지스터 MN35가 OFF 되고, 프리차지트랜지스터인 MP31/MP32가 ON상태로 되어 출력 OUTB는 논리 "HIGH"로 되고 버퍼출력신호 OUT은 논리 "LOW"로 고정된다. 이때 전류소모량은 "0(zero)"상태로 된다.
그러다가 상기 제어신호 CTRL이 논리 "HIGH"인 상태에서는 구동트랜지스터 MN35가 ON 되고, 프리차지트랜지스터인 MP31/MP32가 OFF상태로 되어 출력은 입력신호 IN의 레벨에 따라 결정된다.
즉, 입력신호 IN이 기준전압 VREF보다 더 높은 상태에서는 OUTB/OUT은 각각 논리 "LOW/HIGH"가 된다. 이때 입력신호 IN의 전압레벨에 따라 전류소스들의 전류량이 변화하므로 응답속도는 입력신호 IN의 전압레벨에 따라 다소 영향을 받게 된다.
그리고 입력신호 IN이 기준전압 VREF보다 낮은 상태에서는 OUTB/OUT은 각각 논리 "HIGH/LOW"가 된다. 이때 입력신호 IN의 전압레벨에 따라 전류소스들의 전류량이 변화하므로 응답속도는 입력신호 IN의 전압레벨에 따라 다소 영향을 받게 된다.
한편 입력전압 IN이 논리 "LOW"일 때에는 제2입력소스트랜지스터 MN33은 OFF 되며, 턴-온 저항(turn-on resistance)이 큰 제2전류소스트랜지스터 MN34에 의해 출력 OUTB가 논리 "HIGH" 상태로 유지된다. 이때 전류소모량은 입력신호 IN의 레벨에 따라 다소 변동되나, 그 소모량은 도 1의 구성에 비한다면 극히 미미한 정도이다. 입력신호 IN이 논리 "LOW"레벨일 때에는 제2전류소스트랜지스터 MN34에 의해 전류소스 관통전류가 제한되어 전류소비를 크게 저감시킨다.
도 3은 도 1의 종래기술과 대비되는 도 2의 본 발명에 따른 입력버퍼회로의 동작 타이밍(timing)도이고, 도 4는 실제 시뮬레이션(simulation) 결과를 보여주는 파형도이다.
도 3 및 도 4에 개시된 바와 같이, 특히 논리 "LOW"의 입력신호 IN이 입력될 시에, 입력버퍼회로에서의 소모전류 I(VDD)가 큰 폭으로 줄어드는 것을 확인할 수 있다. 특히 입력신호 IN이 VSS레벨에 가까운 신호로 입력될 시에는 소모전류 I(VDD)는 더욱 큰 폭으로 감소된다.
이상에서 설명한 바와 같은 본 발명의 입력버퍼회로는, 전류소모를 저감하고응답속도의 향상을 달성할 수 있으며, 특히 "LOW" 레벨의 입력신호가 인가되는 경우에는 관통전류를 제한하여 전류소모를 크게 줄일 수 있는 효과가 있다.

Claims (9)

  1. 반도체메모리장치에 있어서,
    전원전압 VDD를 출력노드로 스위칭하는 제1 및 제2 풀업트랜지스터;
    상기 제1풀업트랜지스터의 소오스노드에 형성되는 출력노드;
    상기 제1풀업트랜지스터에 채널이 직렬연결되고 입력신호가 게이트입력되는 제1입력소스트랜지스터;
    상기 제1입력소스트랜지스터에 채널이 직렬연결되고 상기 입력신호가 게이트입력되는 제2입력소스트랜지스터;
    상기 제2풀업트랜지스터에 채널이 직렬연결되고 기준전압신호가 게이트입력되며 소오스가 상기 제1입력트랜지스터의 소오스에 연결된 제1전류소스트랜지스터;
    상기 제1전류소스트랜지스터에 채널이 직렬연결되고 상기 전원전압 VDD가 게이트입력되는 제2전류소스트랜지스터; 및
    상기 제2입력소스트랜지스터와 제2전류소스트랜지스터의 각 소오스단자가 서로 연결된 노드와 접지전압단자 VSS에 채널이 연결되고 제어신호를 게이트입력하는 구동트랜지스터
    를 포함하여 구성된 것을 특징으로 하는 입력버퍼회로.
  2. 제1항에 있어서,
    상기 제2전류소스트랜지스터는 출력노드의 신호가 플로팅(floating)되지 않도록 온저항(ON resistance)이 큰 트랜지스터로 구현함을 특징으로 하는 입력버퍼회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2풀업트랜지스터가 피모스트랜지스터로 이루어짐을 특징으로 하는 입력버퍼회로.
  4. 제1항 또는 제2항에 있어서,
    상기 제2입력소스트랜지스터가 엔모스트랜지스터로 이루어지는 것을 특징으로 하는 입력버퍼회로.
  5. 제1항 또는 제2항에 있어서,
    상기 제2전류소스트랜지스터가 엔모스트랜지스터로 이루어지는 것을 특징으로 하는 입력버퍼회로.
  6. 반도체메모리장치에 있어서,
    제어신호의 게이트입력에 응답하여 전원전압 VDD를 스위칭하여 프리차지동작을 수행하는 제1 및 제2프리차지트랜지스터;
    상기 제1프리차지트랜지스터의 소오스노드에 형성되는 출력노드;
    상기 제1 및 제2프리차지트랜지스터에 각각 대응적으로 병렬연결되고 상기 제2프리차지트랜지스터의 드레인노드에 게이트가 공통으로 연결된 제1 및 제2액티브로드;
    상기 제1프리차지트랜지스터에 채널이 직렬연결되고 입력신호가 게이트입력되는 제1입력소스트랜지스터;
    상기 제1입력소스트랜지스터에 채널이 직렬연결되고 상기 입력신호가 게이트입력되는 제2입력소스트랜지스터;
    상기 제2프리차지트랜지스터에 채널이 직렬연결되고 기준전압신호가 게이트입력되며 소오스가 상기 제1입력트랜지스터의 소오스에 연결된 제1전류소스트랜지스터;
    상기 제1전류소스트랜지스터에 채널이 직렬연결되고 상기 전원전압 VDD가 게이트입력되는 제2전류소스트랜지스터; 및
    상기 제2입력소스트랜지스터와 제2전류소스트랜지스터의 각 소오스단자가 서로 연결된 노드와 접지전압단자 VSS에 채널이 연결되고 제어신호를 게이트입력하는 구동트랜지스터
    를 포함하여 이루어짐을 특징으로 하는 입력버퍼회로.
  7. 제6항에 있어서,
    상기 제2전류소스트랜지스터는 출력노드의 신호가 플로팅(floating)되지 않도록 온저항(ON resistance)이 큰 트랜지스터로 구현함을 특징으로 하는 입력버퍼회로.
  8. 제6항 또는 제7항에 있어서,
    상기 제2입력소스트랜지스터가 엔모스트랜지스터로 이루어지는 것을 특징으로 하는 입력버퍼회로.
  9. 제6항 또는 제7항에 있어서,
    상기 제2전류소스트랜지스터가 엔모스트랜지스터로 이루어지는 것을 특징으로 하는 입력버퍼회로.
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