KR20030051898A - 전기 이중층 커패시터 - Google Patents

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Abstract

본 발명은 서로 중첩된 전극층(2, 3)을 포함하는 전기 이중층 커패시터에 관한 것이다. 상기 전극층(2, 3)은 전기 절연 분리층(1)에 의해 서로 분리된다. 상기 전극층(2, 3) 중 적어도 하나가 코팅법에 의해 상기 분리층(1)에 코팅된다. 본 발명에 따른 커패시터는, 상기 전극층(2, 3)과 분리층(1)의 코팅에 의해 개선된 공간 활용이 달성될 수 있다는 장점을 갖는다.

Description

전기 이중층 커패시터 {ELECTRICAL DOUBLE-LAYER CAPACITOR}
분리층 및 전극층이 서로 적층되고 와인딩되는 별도의 부품으로 제공되는, 서두에 제시한 방식의 커패시터가 공지되어 있다. 이러한 경우 분리층은 단락 방지 기능을 갖는다. 고전력용 커패시터를 제조하기 위해서 전극은 크게 확장된 표면을 가짐으로써 최적화된다. 이는 예컨대 탄소 전극층의 경우 표면 활성화를 통해 달성된다. 탄소 전극층은 예컨대 직물(fabric)의 형태로 커패시터 내부에 삽입될 수 있다.
공지된 커패시터는 공간 활용도가 낮다는 단점을 가진다. 공간 활용도라는 말은 커패시터의 용적당 이용될 수 있는 용량으로서 당업자에게 공지되어 있다. 상기 전극층 및 분리층은 각각 별도의 부품이기 때문에 정해진 최소 안정성을 갖는 재료로 제조되어야만 한다. 그렇지 않으면 개별 층들이 서로 적층될 수 없기 때문에 다른 방법으로 처리될 수도 있다. 상기 최소 안정성은 예컨대 탄소 직물의 적합한 최소 층 두께에 의해 달성된다. 개별 층의 두께가 높을 경우에는 공간 활용도가 떨어진다.
또한 층 스택이 하나의 롤으로 감겨질 경우에는 감겨지는 동안 개별 층 내에 와아핑(waring)이 형성될 위험이 있는데, 이러한 와아핑에 의해 커패시터 권선 내부에 공동부가 형성됨으로써 마찬가지로 공간 활용도가 떨어진다.
본 발명은 서로 중첩된 두 개의 전극층을 포함하는 전기 이중층 커패시터에 관한 것이며, 상기 두 개의 전극층은 전기 절연 분리층에 의해 서로 분리된다.
도 1은 본 발명에 따른 전기 이중층 커패시터의 개략적인 횡단면도이고,
도 2는 본 발명에 따른 또다른 전기 이중층 커패시터의 개략적인 횡단면도이며,
도 3은 본 발명에 따른 전기 이중층 커패시터의 롤의 개략적인 횡단면도이고,
도 4는 본 발명에 따른 전기 이중층 커패시터의 롤의 개략적인 횡단면도이다.
본 발명의 목적은 개선된 공간 활용도를 갖는, 서두에 제시한 방식의 커패시터를 제공하는데 있다.
본 발명은 서로 중첩된 두 개의 전극층을 갖는 전기 이중층 커패시터를 제공한다. 상기 전극층은 전기 절연 분리층에 의해 서로 분리된다. 상기 전극층 중 적어도 하나가 코팅법에 의해 분리층에 코팅된다.
본 발명에 따른 커패시터는, 적어도 하나의 전극층 및 분리층이 하나의 제품으로 결합된다는 장점을 가진다. 이러한 경우 상기 전극층은 이러한 제품의 구성 부품이다. 코팅법에 의해 분리층에 코팅된 전극층은 더 이상 커패시터의 별도의 부품이 아니기 때문에, 상기 전극층은 훨씬 더 작은 층 두께를 가질 수 있다. 특히 전극층의 기계적인 고유 안정성이 더 이상 높을 필요가 없다. 본 발명에 의해 예컨대 전극층은 500㎛ 미만, 바람직하게는 100㎛ 미만의 두께로 제공될 수 있다.
또한 본 발명에 따른 커패시터는, 전극층이 더 이상 별도의 부품으로서 분리층 상에 놓이는 것이 아니라 코팅법에 의해 분리층에 코팅된다는 장점을 가진다. 이로 인해 전극층과 분리층의 간격이 매우 작음으로써, 전극층 간의 용량이 증가된다.
본 발명에 따른 커패시터는 가급적 더 작은 층 두께를 가지고 전극층과 분리층이 직접 접촉됨으로써 개선된 공간 활용도를 갖는다.
본 발명의 바람직한 실시예에서는 적어도 하나의 전극층이 입자 또는 직물을 포함하는데, 상기 입자 또는 직물은 분리층에 코팅된다. 이러한 입자 또는 직물에 의해 전극층의 표면이 매우 크게 구현될 수 있다(고용량성 커패시터에서 요구됨). 특히 전극층을 위해 직물을 사용하게 되면, 전극층이 분리층과 맞대고 있는 측면에서부터 훨씬 더 잘 접촉될 수 있다는 장점이 제공된다. 왜냐하면 적합한 직물 길이를 갖는 직물이 상기 전극층을 그것의 전체 두께에 걸쳐 연속해서 횡단함으로써 입자 경계 효과가 방지될 수 있기 때문이다.
또한 전극층 중 하나가 적합한 접착제와 혼합된 분말로부터 제조되는 것이 특히 바람직하다. 상기 접착제는 전극층 내부에서 분말을 결합시키는데 사용된다. 이러한 접착제로는 알루미늄 전극의 코팅을 위해 사용되는 재료, 예컨대 폴리비닐디플루오리드(polyvinyldifluoride)가 고려된다. 또한 폴리머 매트릭스 내부에 탄소 분말이 삽입될 수도 있다.
분말과 혼합된 접착제는 예컨대 스퀴징 또는 스크린 인쇄와 같은 인쇄법에 의해 분리층에 코팅될 수 있다.
전극층을 분리층에 코팅하는 또다른 바람직한 가능성은 분리층 위에 전극층을 정전기적으로 침강(electrostatic precipitation)시키는데 있다. 상기 전극층의 정전기적 침강은 접착제 또는 결합제 없이도 가능하다는 장점을 가진다. 그러므로 커패시터의 장기 안정성(long time stability)은 접착제에서 나타나는 노화 또는 상기 노화로 인해 감소되는 접착력과는 무관하다.
본 발명의 또다른 바람직한 실시예에서는 전극층의 접촉을 위해 분리층과 맞대고 있는 전극층의 측면에 전도성 접촉층에 의한 코팅이 제공될 수 있다. 상기와 같은 전도성 접촉층은 예컨대 은이나 금과 같은 귀금속, 또는 알루미늄으로 이루어질 수 있다. 전반적으로는 모든 전도성 재료가 사용될 수 있는데, 상기 재료들은 전기 화학적 이중층 커패시터에서 사용된 이온 함유 용제에 대한 내구성을 가지고 전극에 존재하는 전위에서 견뎌낼 수 있거나, 또는 보호층이 형성됨으로써 내구성을 갖는다. 상기 접촉층에 의해 전극층의 개선된 접촉이 달성된다는 장점이 제공된다. 상기 접촉층은 바람직하게는 예컨대 1㎛ 내지 20㎛의 두께를 가질 수 있다.
본 발명의 또다른 바람직한 실시예에서 상기 접촉층은 진공 증착 또는 분무(spray)에 의해 제조될 수 있다. 상기 접촉층의 분무는 특히 당업자에게는 "Schoopen"이라는 명칭으로 공지된 방법에 의해 구현될 수 있다. 상기 접촉층은 특히 정전기적으로 코팅된 전극층과 관련하여서는 진공 증착에 의해 코팅되는 것이 바람직하다. 왜냐하면 진공 증착 만으로도 분리층에 전극층이 충분히 접착될 수 있고 추가의 접착제가 필요없기 때문이다. 또한 상기 접촉층은 전극층의 구성부품의 결합을 촉진시킬 수도 있다.
전기 화학적 이중층 커패시터를 구현하기 위해서는 적어도 하나의 전극층이 탄소 또는 상기 전기 화학적 이중층 커패시터에 적합한 다른 재료를 포함하는 것이 바람직하다. 다른 추가 재료는 전도성 중합체이거나, 또는 예컨대 산화루테늄 또는 산화니켈과 같은 산화금속일 수 있다. 전기 화학적 커패시터에 적합한 모든 전극층 재료의 경우에 있어서, 상기 재료들이 당업자에게는 "유사 용량(pseudo-capacitance)" 또는 "이중층 용량(double layer capacitance)"라는 명칭으로 공지되어 있는 전하 저장 메커니즘을 갖는다는 것이 중요하다.
전극층 중 하나가 기공성으로 형성됨으로써, 전극층의 표면 및 이중층 커패시터의 용량이 증가될 수 있다. 따라서 공간 활용도가 높아진다. 전극층이 탄소로 이루어질 경우에는 탄소 활성화를 통해 표면 확장이 달성될 수 있다. 이러한 경우 탄소 내에 구멍이 생성되는데, 이는 예컨대 화학적인 방법으로 이루어질 수 있다.
본 발명에 따른 커패시터를 대용량 전류에 맞게 설계하기 위해서는, 적어도 하나의 전극층이 높은 전류 부하 능력을 갖는 공급층으로 커버된다. 상기 공급층으로는 예컨대 10㎛ 내지 100㎛의 두께를 갖는 알루미늄 박막이 고려된다.
또한 전기 화학적 이중층 커패시터를 구현하기 위해서는 분리층이 이온 함유 액체에 함침되는 기공층일 경우가 바람직하다. 이를 통해 전기 화학적 이중층 커패시터를 위한 전형적인 구조가 구현될 수 있다. 기공층으로는 예컨대 종이 또는 기공성 플라스틱 박막이 고려된다. 상기 이온 함유 액체는 예컨대 아세토니트릴일 수 있다.
본 발명의 또다른 바람직한 실시예에서는 전극층 사이에 두 개의 분리층이 배치된다. 각각의 전극층은 코팅법에 의해 분리층 중 정확하게 하나에 코팅된다. 상기 전극층이 두 개의 상이한 분리층에 코팅됨으로써 분리층 내에 생성된 구멍에 의해 전극층 간의 단락이 발생할 위험이 감소될 수 있다. 그 밖에 단지 한 측면만 코팅되어 있는 분리층이 더 쉽게 제조될 수 있다. 왜냐하면 상기와 같은 경우에는분리층의 후면 코팅이 생략되기 때문이다. 또한 예컨대 하나의 롤으로 층이 감겨질 때 단지 한 측면만 코팅된 분리층이 더 쉽게 처리될 수 있다.
접촉층은 그것의 두께에 관련하여 볼 때 경우에 따라서는 공급층이 필요없도록 형성될 수 있다.
본 발명은 하기에서 실시예 및 상기 실시예에 속한 도면에 의해 더 자세히 설명된다.
도 1은 분리층(1)에 의해 서로 분리된 두 개의 전극층(2, 3)을 갖는 커패시터를 도시한다. 상기 분리층(1)은 예컨대 20㎛ 내지 100㎛의 두께를 가진 기공성 플라스틱 박막일 수 있다. 특히 30㎛의 두께가 적합하다. 상기 전극층(2, 3)은 코팅법에 의해 분리층(1)에 코팅된다. 상기 분리층(1)의 에지에는 전극층(2, 3)에 의해 커버되지 않는 자유 에지(8)가 제공된다. 상기 자유 에지(8)는 전극층(2, 3)간의 절연을 위해 사용되며, 상기 전극층(2, 3) 간의 누설 거리(leakage distance)가 연장됨으로써 단락 위험이 감소될 수 있다.
전극층(2, 3)의 표면 위에 진공 증착에 의해 접촉층(4)이 코팅된다. 또한 각각의 접촉층(4) 위에 공급층(5)이 배치된다. 여기서 도 1의 공급층(5)과 접촉층(4) 간의 거리는 정확한 치수로 도시되어 있지 않다. 도 1에 따른 커패시터의 경우에는 층 간의 가급적 단단히 밀봉된 팩킹(packing)이 요구된다. 도 1에서 볼 수 있듯이, 공급층(5)은 위 또는 아래에서 층 스택 위로 돌출해서 예컨대 "Schoop 층"에 의해 외부로부터 쉽게 접촉될 수 있다.
도 2는 커패시터를 도시하며, 도 2의 도면부호는 도 1의 도면부호와 동일하다. 도 2의 커패시터의 구조는 실질적으로는 도 1의 구조와 동일하다. 도 2에 따른 커패시터는 전극층(2, 3) 사이에 또 다른 분리층(6)이 배치된다는 점에서 도 1에 따른 커패시터와 구별된다. 각각의 분리층(1, 6)에는 코팅, 예컨대 접착제와 혼합된 분말의 스퀴징에 의해 각각 하나의 전극층(2, 3)이 코팅된다.
상기 전극층(2, 3) 사이의 제 2 분리층(6)에 의해 상기 분리층(1, 6)의 각각의 측면에는 양쪽의 자유 에지(8) 중 하나가 없어도 된다(도 1에서는 양쪽 다 필요함). 도 2에서는 상기 전극층(2, 3) 사이에 배치된 이중층이 이에 상응하는 도 1의 단일층 보다 두 배의 두께를 갖는다. 이를 통해 상기 두 개의 전극층(2, 3) 간의 누설 거리가 연장된다. 분리층(1, 6)의 개별 측면에서 자유 에지(8)가 생략되면서 커패시터의 공간 활용도가 더욱 증가된다.
도 3은 도 4에 도시된 와인딩 과정에 의해 다수의 층(9)이 서로 중첩됨으로써 제조되는 롤(11)의 횡단면을 도시한다. 여기서는 4개의 층(9)이 서로 중첩되어 있다. 여기서 상기 개별 층(9)은 도 1에 도시된 배열이 두 번 중첩됨으로써 생성되는 배열에 상응한다.
도 4에서는 롤 샤프트(10)에 의해 하나의 층(9)이 하나의 롤(11)으로 와인딩된다(원통 대칭 배열에서 요구됨).
본 발명은 도시된 실시예에만 제한되는 것이 아니라, 가장 일반적인 형태에 있어서는 청구항 1항에 의해 정해진다.

Claims (13)

  1. 전기 절연 분리층(1)에 의해 서로 분리된 두 개의 중첩된 전극층(2, 3)을 포함하고,
    적어도 하나의 전극층(2, 3)이 코팅법에 의해 상기 분리층(1)에 코팅되는 전기 이중층 커패시터.
  2. 제 1항에 있어서,
    상기 적어도 하나의 전극층(2, 3)이 상기 분리층(1)에 코팅된 입자 또는 직물을 포함하는 전기 이중층 커패시터.
  3. 제 1항 또는 제 2항에 있어서,
    상기 적어도 하나의 전극층(2, 3)이 적합한 접착제와 혼합된 분말에 의해 제조되는 전기 이중층 커패시터.
  4. 제 1항 또는 제 2항에 있어서,
    상기 분리층(1)이 상기 전극층(2, 3)과 정전기적으로 코팅되는 전기 이중층 커패시터.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 분리층(1)과 맞대고 있는, 적어도 하나의 전극층(2, 3)의 측면이 전도성 접촉층(4)에 의해 코팅되는 전기 이중층 커패시터.
  6. 제 5항에 있어서,
    상기 접촉층(4)이 진공 증착 또는 분무에 의해 제조되는 전기 이중층 커패시터.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전극층(2, 3)이 탄소 또는 상기 전기 화학적 이중층 커패시터에 적합한 다른 재료를 포함하는 전기 이중층 커패시터.
  8. 제 7항에 있어서,
    상기 적어도 하나의 전극층(2, 3)이 전도성 중합체 또는 산화 금속을 포함하는 전기 이중층 커패시터.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전극층(2, 3)이 기공성인 전기 이중층 커패시터.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전극층(2, 3)이 높은 전류 부하 능력을 갖는 공급층(5)에 의해 커버되는 전기 이중층 커패시터.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서,
    상기 분리층(1)이 기공성 층이며, 상기 기공성 층은 이온 함유 액체에 함침되는 전기 이중층 커패시터.
  12. 제 1항 내지 제 11항 중 어느 한 항에 있어서,
    상기 전극층(2, 3) 사이에는 두 개의 분리층(1, 6)이 배치되고, 상기 각각의 전극층(2, 3)이 코팅법에 의해 상기 분리층(1, 6)에 코팅되는 것을 특징으로 하는 전기 이중층 커패시터.
  13. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 전극층(2, 3)의 두께가 500㎛ 미만인 전기 이중층 커패시터.
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