KR20030041070A - 다수의 적층된 칩들을 포함하는 멀티 칩 패키지 - Google Patents

다수의 적층된 칩들을 포함하는 멀티 칩 패키지 Download PDF

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Abstract

여기에 게시되는 멀티 칩 패키지는 기판 상에 순차적으로 적층되는 복수의 반도체 집적 회로 칩들을 포함한다. 각 반도체 집적 회로 칩은 외부로부터 인가되는 칩 선택 신호와 어드레스에 응답하여 대응하는 내부 칩 선택 신호를 발생하는 디코딩 로직을 포함한다. 여기서, 상기 반도체 집적 회로 칩들은 동일한 타입의 NOR 플래시 메모리 칩들로 구성된다.

Description

다수의 적층된 칩들을 포함하는 멀티 칩 패키지{MULTI CHIP PACKAGE WITH PLURAL STACKED CHIPS}
본 발명은 멀티 칩 패키지에 관한 것으로, 좀 더 구체적으로 적층된 칩들이 하나의 칩처럼 동작 가능하게 하는 멀티 칩 패키지에 관한 것이다.
최근 휴대용 제품(mobile application)의 증가에 따라 메모리 용량이 증가되고 있다. 이에 반하여 칩 공간의 감소 요구에 따라 멀티 칩 패키지의 개발이 가속화되고 있다. 그 중에서도 같은 종류의 칩 스택(chip stack)의 필요성이 증가하고 있다. 예를 들어, 도 1에 도시된 칩들(CHIP1, CHIP2)을 PCB의 동일한 평면상에 고정하는 경우, 패키지 면적이 증가된다. 이러한 문제를 해결하기 위해서, 도 2에 도시된 바와 같이, 동일 칩들(CHIP1, CHIP2) (32Mb NOR Flash)을 적층 구조로 조립할 경우, 패키지 면적이 거의 절반으로 감소될 수 있다.
하지만, 어드레싱하기 위해서, 칩의 특성상 두개의 칩들(CHIP1, CHIP2)이 상이한 칩 선택 신호들(/CE1, /CE2)을 사용하여야 한다. 아래의 표 1은 칩 선택 신호들에 따른 칩 선택 영역을 보여주는 도면이다.
또는, 도 3에 도시된 바와 같이, 단일칩의 경우, 어드레싱하기 위해서, 칩 선택 신호(/CE)를 공급받기 위한 칩 인에이블 핀과 어드레스 신호(A21)를 공급받기 위한 어드레스 핀이 요구된다. 아래의 표 2은 칩 선택 신호들에 따른 칩 선택 영역을 보여주는 도면이다.
상술한 이유때문에, 원하는 고밀도(high density, 64Mb NOR Flash)를 구현하기 위해서, 종래 기술에 따른 멀티 칩 패키지 기술의 경우, 추가 회로가 삽입되거나 PCB 및 소프트웨어 변경이 수반되는 문제점이 생길 수 있다.
본 발명의 목적은 적은 면적으로 고밀도의 구현이 가능케하는 멀티 칩 패키지를 제공하는 것이다.
본 발명의 다른 목적은 패키지 내에 적층된 칩들 중 어느 하나에 디코딩 로직을 구현함으로써 다수의 칩들이 하나의 칩으로 인식되게 하는 멀티 칩 패키지를 제공하는 것이다.
도 1 내지 도 3은 종래 기술에 따른 패키지 방식을 설명하기 위한 도면들;
도 4는 멀티 칩 패키지의 수직 단면을 보여주는 단면도;
도 5는 본 발명의 제 1 실시예에 따른 멀티 칩 패키지를 보여주는 도면;
도 6은 본 발명의 제 2 실시예에 따른 멀티 칩 패키지를 보여주는 도면;
도 7은 본 발명의 제 3 실시예에 따른 멀티 칩 패키지의 디코딩 로직을 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 120, 200, 300 : 디코딩 로직
MCP : 멀티 칩 패키지
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 멀티 칩 패키지는 기판 상에 순차적으로 적층되는 복수의 반도체 집적 회로 칩들을 포함한다. 각 반도체 집적 회로 칩은 외부로부터 인가되는 칩 선택 신호와 어드레스에 응답하여 대응하는 내부 칩 선택 신호를 발생하는 디코딩 로직을 포함한다. 여기서, 상기 반도체 집적 회로 칩들은 동일한 타입의 NOR 플래시 메모리 칩들로 구성된다.
본 발명의 다른 특징에 따르면, 멀티 칩 패키지는 기판 상에 순차적으로 적층되는 복수의 반도체 집적 회로 칩들을 포함한다. 상기 적층된 반도체 집적 회로 칩들 중 적어도 하나는 외부로부터 인가되는 칩 선택 신호와 어드레스에 응답하여 상기 반도체 집적 회로 칩들에 각각 대응하는 내부 칩 선택 신호들을 발생하는 디코딩 로직을 포함한다. 여기서, 상기 반도체 집적 회로 칩들은 다른 타입의 NOR 플래시 메모리 칩들로 구성된다.
이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 4는 멀티 칩 패키지의 수직 단면도를 보여주는 도면이다. 도 4를 참조하면, 멀티 칩 패키지는 제 1 칩(CHIP1)과 제 2 칩(CHIP2)를 포함하며, 상기 제 1 칩(CHIP1)과 상기 제 2 칩(CHIP2)은 기판의 상부면 상에 적층되어 있다. 기판의 하부면에는 핀으로서 복수의 볼들이 부착되어 있다. 상기 제 1 칩(CHIP1)과 상기 제 2 칩(CHIP2)은 와이어를 통해 기판에 연결되어 있다. 도 4에 도시된 각 칩의 일부를 보여주는 도면이 도 5에 도시되어 있다.
도 5를 참조하면, 멀티 칩 패키지는 제 1 칩(CHIP)과 제 2 칩(CHIP2)을 구비하며, 각 칩(CHIP1, CHIP2)은, 예를 들면, 32M NOR 플래시 메모리 칩이다. 상기 제 1 칩(CHIP1)은 상기 제 2 칩(CHIP2) 상에 적층되어 있고, 각 칩은, 비록 도면에는 도시되지 않았지만, 전기적으로 절연되어 있다.
도 5에 도시된 바와 같이, 상기 제 1 칩(CHIP1)은 외부로부터 칩 선택 신호(/CE)와 어드레스 신호(A21)에 응답하여 내부 칩 선택 신호(/CE1)를 발생하는디코딩 로직(100)을 포함한다. 디코딩 로직(100)은 AND 게이트(G)와 인버터(INV1)로 구성된다. AND 게이트(G1)는 칩 선택 신호(/CE)를 받아들이는 제 1 입력 단자와, 어드레스 신호(A21)를 받아들이는 제 2 입력 단자와, 제 1 칩(CHIP1)을 선택하기 위한 내부 칩 선택 신호(/CE1)를 출력하는 출력 단자를 갖는다. 상기 제 2 칩(CHIP2)은 칩 선택 신호(/CE)와 제 1 칩(CHIP1)으로부터 출력되는 반전된 어드레스 신호(/A21)에 응답하여 제 2 칩(CHIP2)을 선택하기 위한 내부 칩 선택 신호(/CE2)를 발생하는 디코딩 로직(120)을 포함한다. 디코딩 로직(120)은 AND 게이트(G2)와 인버터(INV2)로 구성된다. AND 게이트(G2)는 칩 선택 신호(/CE)를 받아들이는 제 1 입력 단자와, 제 1 칩(CHIP1)으로부터 출력되는 반전된 어드레스 신호(/A21)를 받아들이는 제 2 입력 단자와, 제 2 칩(CHIP1)을 선택하기 위한 내부 칩 선택 신호(/CE2)를 출력하는 출력 단자를 갖는다.
도 5에 도시된 멀티 칩 패키지의 칩들을 선택하기 위한 칩 선택 신호 및 어드레스 신호의 조합이 아래의 표 3에 요약되어 있다.
표 3을 참조하면, 칩 선택 신호(/CE)와 어드레스 신호(A21)가 모두 로우 레벨일 때, 상부에 위치한 제 1 칩(CHIP1)이 선택되지 않고 하부에 위치한 제 2 칩(CHIP2)이 선택된다. 칩 선택 신호(/CE)와 어드레스 신호(A21)가 각각 로우 레벨과 하이 레벨일 때, 상부에 위치한 제 1 칩(CHIP1)이 선택되고 하부에 위치한 제 2 칩(CHIP2)이 선택되지 않는다. 칩 선택 신호(/CE)가 하이 레벨일 때, 제 1 칩(CHIP1)과 제 2 칩(CHIP2)은 어드레스 신호(A21)와 관계없이 선택되지 않는다. 즉, 제 1 및 제 2 칩들(CHIP1, CHIP2)은 비활성화된다.
도 6은 본 발명의 다른 실시예에 따른 멀티 칩 패키지를 보여주는 도면이다. 도 6을 참조하면, 멀티 칩 패키지는 제 1 칩(CHIP1)과 제 2 칩(CHIP2)을 포함하며, 상기 제 1 칩(CHIP1)과 상기 제 2 칩(CHIP2)은, 비록 도면에는 도시되지 않았지만, 기판의 상부면 상에 적층되어 있다. 제 1 및 제 2 칩들(CHIP1, CHIP2)은, 예를 들면, 16M NOR 플래시 메모리 칩과 32M NOR 플래시 메모리 칩이다. 상기 제 1 칩(CHIP1)은 상기 제 2 칩(CHIP2) 상에 적층되어 있고, 각 칩은, 비록 도면에는 도시되지 않았지만, 전기적으로 절연되어 있다.
계속해서 도 6을 참조하면, 디코딩 로직(200)은 멀티 칩 패키지의 적층된 칩들 중 어느 하나 (예를 들면, 제 1 칩(CHIP1))에 구현되며, 2개의 NAND 게이트들(G3, G4)와 2개의 인버터들(INV3, INV4)로 구성된다. NAND 게이트(G3)는 인버터(INV3)를 통해 인가되는 외부 칩 선택 신호(/CE)와 외부 어드레스 신호(A21)에 응답하여 제 1 칩(CHIP1)을 선택하기 위한 내부 칩 선택 신호(/CE1)를 발생한다. NAND 게이트(G4)는 인버터(INV3)를 통해 인가되는 외부 칩 선택 신호(/CE)와 인버터(INV4)를 통해 인가되는 외부 어드레스 신호(A21)에 응답하여 제 2칩(CHIP2)을 선택하기 위한 내부 칩 선택 신호(/CE2)를 발생한다.
이러한 회로의 동작에 있어서, 칩 선택 신호(/CE)와 어드레스 신호(A21)가 모두 로우 레벨일 때, 제 1 칩(CHIP1)이 선택되지 않고 제 2 칩(CHIP2)이 선택된다. 칩 선택 신호(/CE)와 어드레스 신호(A21)가 각각 로우 레벨과 하이 레벨일 때, 제 1 칩(CHIP1)이 선택되고 제 2 칩(CHIP2)이 선택되지 않는다. 칩 선택 신호(/CE)가 하이 레벨일 때, 제 1 칩(CHIP1)과 제 2 칩(CHIP2)은 어드레스 신호(A21)와 관계없이 선택되지 않는다. 즉, 제 1 및 제 2 칩들(CHIP1, CHIP2)은 비활성화된다.
멀티 칩 패키지에 상이한 용량의 칩들(예를 들면, 4개)이 구현되는 경우, 메모리 용량(예를 들면, 32Mb, 48Mb, 64Mb, 96Mb 등)이 다양하게 조절될 수 있다. 이때, 멀티 칩 패키지의 칩들 중 어느 하나에는 도 7에 도시된 디코딩 로직이 제공될 것이다. 디코딩 로직(300)은 4개의 NAND 게이트들(G5, G6, G7, G8)과 3개의 인버터들(INV5, INV5, INV7)로 구성된다. NAND 게이트(G5)는 인버터(INV5)를 통해 인가되는 칩 선택 신호(/CE)와 어드레스 신호들(A21, A22)에 응답하여 내부 칩 선택 신호(/CE1)를 발생하고, NAND 게이트(G6)는 인버터(INV5)를 통해 인가되는 칩 선택 신호(/CE), 어드레스 신호(A21), 그리고 인버터(INV7)를 통해 인가되는 어드레스 신호(A22)에 응답하여 내부 칩 선택 신호(/CE2)를 발생한다. NAND 게이트(G7)는 인버터(INV5)를 통해 인가되는 칩 선택 신호(/CE), 어드레스 신호(A22), 그리고 인버터(INV6)를 통해 인가되는 어드레스 신호(A21)에 응답하여 내부 칩 선택 신호(/CE3)를 발생하고, NAND 게이트(G8)는 인버터(INV5)를 통해 인가되는 칩 선택 신호(/CE)와 인버터들(INV6, INV7)를 통해 각각 인가되는 어드레스 신호들(A21,A22)에 응답하여 내부 칩 선택 신호(/CE4)를 발생한다. 칩 선택 신호(/CE)가 하이 레벨일 때, 내부 칩 선택 신호들(/CE1-/CE4)은 비활성화된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 상이한 칩들이 멀티 칩 패키지에 구현되는 경우, 멀티 칩 패키지의 칩들 중 어느 하나 내에 칩 선택 신호들을 발생하는 디코딩 로직을 추가함으로써 다수의 칩들이 외부에서 하나의 칩으로 인식될 수 있다. 동일한 칩들이 멀티 칩 패키지에 구현되는 경우, 각 칩 내에 칩 선택 신호를 발생하는 디코딩 로직을 추가함으로써 다수의 칩들이 외부에서 하나의 칩으로 인식될 수 있다. 그러므로, 어플리케이션 PCB 또는 소프트웨어 변경없이 동일한 종류의 칩 스택을 외부에서 하나의 칩으로 인식되게 한다. 이로써 적은 면적에 고밀도를 달성할 수 있다.

Claims (4)

  1. 멀티 칩 패키지에 있어서:
    기판 상에 순차적으로 적층되는 복수의 반도체 집적 회로 칩들을 포함하며, 각 반도체 집적 회로 칩은 외부로부터 인가되는 칩 선택 신호와 어드레스에 응답하여 대응하는 내부 칩 선택 신호를 발생하는 디코딩 로직을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 집적 회로 칩들은 동일한 타입의 NOR 플래시 메모리 칩들을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  3. 멀티 칩 패키지에 있어서:
    기판 상에 순차적으로 적층되는 복수의 반도체 집적 회로 칩들을 포함하며, 상기 적층된 반도체 집적 회로 칩들 중 적어도 하나는 외부로부터 인가되는 칩 선택 신호와 어드레스에 응답하여 상기 반도체 집적 회로 칩들에 각각 대응하는 내부 칩 선택 신호들을 발생하는 디코딩 로직을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 3 항에 있어서,
    상기 반도체 집적 회로 칩들은 다른 타입의 NOR 플래시 메모리 칩들을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
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* Cited by examiner, † Cited by third party
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US8971135B2 (en) 2012-06-05 2015-03-03 SK Hynix Inc. Semiconductor memory device receiving data in response to data strobe signal, memory system including the same and operating method thereof

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