KR20030041070A - Multi chip package with plural stacked chips - Google Patents

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KR20030041070A KR1020010071803A KR20010071803A KR20030041070A KR 20030041070 A KR20030041070 A KR 20030041070A KR 1020010071803 A KR1020010071803 A KR 1020010071803A KR 20010071803 A KR20010071803 A KR 20010071803A KR 20030041070 A KR20030041070 A KR 20030041070A
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이광호
김성준
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삼성전자주식회사
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Abstract

PURPOSE: A multi-chip package including plural stacked chips is provided to recognize plural chips as one chip by forming a decoding logic for generating chip selection signals within one chip of the multi-chip package. CONSTITUTION: A plurality of semiconductor IC chips are sequentially stacked on a semiconductor substrate. Each of the semiconductor IC chips includes a decoding logic(100,120) to generate an internal chip selection signal in response to a chip selection signal and an address applied from the outside. The semiconductor IC chips include NOR flash memory chips of the same type. In addition, the decoding logic can be formed any one chip of the semiconductor IC chips.

Description

다수의 적층된 칩들을 포함하는 멀티 칩 패키지{MULTI CHIP PACKAGE WITH PLURAL STACKED CHIPS}Multi-chip package containing a plurality of stacked chips {MULTI CHIP PACKAGE WITH PLURAL STACKED CHIPS}

본 발명은 멀티 칩 패키지에 관한 것으로, 좀 더 구체적으로 적층된 칩들이 하나의 칩처럼 동작 가능하게 하는 멀티 칩 패키지에 관한 것이다.The present invention relates to a multi-chip package, and more particularly, to a multi-chip package in which stacked chips can operate as one chip.

최근 휴대용 제품(mobile application)의 증가에 따라 메모리 용량이 증가되고 있다. 이에 반하여 칩 공간의 감소 요구에 따라 멀티 칩 패키지의 개발이 가속화되고 있다. 그 중에서도 같은 종류의 칩 스택(chip stack)의 필요성이 증가하고 있다. 예를 들어, 도 1에 도시된 칩들(CHIP1, CHIP2)을 PCB의 동일한 평면상에 고정하는 경우, 패키지 면적이 증가된다. 이러한 문제를 해결하기 위해서, 도 2에 도시된 바와 같이, 동일 칩들(CHIP1, CHIP2) (32Mb NOR Flash)을 적층 구조로 조립할 경우, 패키지 면적이 거의 절반으로 감소될 수 있다.Recently, with the increase of mobile applications, memory capacity is increasing. In contrast, the development of multi-chip packages is accelerating in response to the demand for reducing chip space. Among them, the necessity of the same kind of chip stack is increasing. For example, when the chips CHIP1 and CHIP2 shown in FIG. 1 are fixed on the same plane of the PCB, the package area is increased. In order to solve this problem, as shown in FIG. 2, when the same chips CHIP1 and CHIP2 (32Mb NOR Flash) are assembled in a stacked structure, the package area may be reduced by almost half.

하지만, 어드레싱하기 위해서, 칩의 특성상 두개의 칩들(CHIP1, CHIP2)이 상이한 칩 선택 신호들(/CE1, /CE2)을 사용하여야 한다. 아래의 표 1은 칩 선택 신호들에 따른 칩 선택 영역을 보여주는 도면이다.However, in order to address, the two chips CHIP1 and CHIP2 must use different chip select signals / CE1 and / CE2 due to the characteristics of the chip. Table 1 below shows a chip select area according to chip select signals.

또는, 도 3에 도시된 바와 같이, 단일칩의 경우, 어드레싱하기 위해서, 칩 선택 신호(/CE)를 공급받기 위한 칩 인에이블 핀과 어드레스 신호(A21)를 공급받기 위한 어드레스 핀이 요구된다. 아래의 표 2은 칩 선택 신호들에 따른 칩 선택 영역을 보여주는 도면이다.Alternatively, as shown in FIG. 3, in the case of a single chip, a chip enable pin for receiving the chip select signal / CE and an address pin for receiving the address signal A21 are required for addressing. Table 2 below shows the chip select areas according to the chip select signals.

상술한 이유때문에, 원하는 고밀도(high density, 64Mb NOR Flash)를 구현하기 위해서, 종래 기술에 따른 멀티 칩 패키지 기술의 경우, 추가 회로가 삽입되거나 PCB 및 소프트웨어 변경이 수반되는 문제점이 생길 수 있다.For the reasons described above, in order to implement a desired high density (64Mb NOR Flash), in the case of the multi-chip package technology according to the prior art, there may be a problem that additional circuitry is inserted or the PCB and software changes are involved.

본 발명의 목적은 적은 면적으로 고밀도의 구현이 가능케하는 멀티 칩 패키지를 제공하는 것이다.It is an object of the present invention to provide a multi-chip package which enables high density implementation with a small area.

본 발명의 다른 목적은 패키지 내에 적층된 칩들 중 어느 하나에 디코딩 로직을 구현함으로써 다수의 칩들이 하나의 칩으로 인식되게 하는 멀티 칩 패키지를 제공하는 것이다.Another object of the present invention is to provide a multi-chip package in which a plurality of chips are recognized as one chip by implementing decoding logic in any one of the chips stacked in the package.

도 1 내지 도 3은 종래 기술에 따른 패키지 방식을 설명하기 위한 도면들;1 to 3 are views for explaining a packaging scheme according to the prior art;

도 4는 멀티 칩 패키지의 수직 단면을 보여주는 단면도;4 is a sectional view showing a vertical cross section of a multichip package;

도 5는 본 발명의 제 1 실시예에 따른 멀티 칩 패키지를 보여주는 도면;5 shows a multichip package according to a first embodiment of the present invention;

도 6은 본 발명의 제 2 실시예에 따른 멀티 칩 패키지를 보여주는 도면;6 shows a multi-chip package according to a second embodiment of the present invention;

도 7은 본 발명의 제 3 실시예에 따른 멀티 칩 패키지의 디코딩 로직을 보여주는 회로도이다.7 is a circuit diagram showing decoding logic of a multichip package according to a third embodiment of the present invention.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

100, 120, 200, 300 : 디코딩 로직100, 120, 200, 300: decoding logic

MCP : 멀티 칩 패키지MCP: Multi Chip Package

상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 멀티 칩 패키지는 기판 상에 순차적으로 적층되는 복수의 반도체 집적 회로 칩들을 포함한다. 각 반도체 집적 회로 칩은 외부로부터 인가되는 칩 선택 신호와 어드레스에 응답하여 대응하는 내부 칩 선택 신호를 발생하는 디코딩 로직을 포함한다. 여기서, 상기 반도체 집적 회로 칩들은 동일한 타입의 NOR 플래시 메모리 칩들로 구성된다.According to a feature of the present invention for achieving the above objects, a multi-chip package includes a plurality of semiconductor integrated circuit chips sequentially stacked on a substrate. Each semiconductor integrated circuit chip includes a chip select signal applied from the outside and decoding logic for generating a corresponding internal chip select signal in response to an address. Here, the semiconductor integrated circuit chips are composed of NOR flash memory chips of the same type.

본 발명의 다른 특징에 따르면, 멀티 칩 패키지는 기판 상에 순차적으로 적층되는 복수의 반도체 집적 회로 칩들을 포함한다. 상기 적층된 반도체 집적 회로 칩들 중 적어도 하나는 외부로부터 인가되는 칩 선택 신호와 어드레스에 응답하여 상기 반도체 집적 회로 칩들에 각각 대응하는 내부 칩 선택 신호들을 발생하는 디코딩 로직을 포함한다. 여기서, 상기 반도체 집적 회로 칩들은 다른 타입의 NOR 플래시 메모리 칩들로 구성된다.According to another feature of the invention, a multichip package includes a plurality of semiconductor integrated circuit chips sequentially stacked on a substrate. At least one of the stacked semiconductor integrated circuit chips includes decoding logic for generating internal chip select signals corresponding to the semiconductor integrated circuit chips, respectively, in response to a chip select signal and an address applied from the outside. Here, the semiconductor integrated circuit chips are composed of different types of NOR flash memory chips.

이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 멀티 칩 패키지의 수직 단면도를 보여주는 도면이다. 도 4를 참조하면, 멀티 칩 패키지는 제 1 칩(CHIP1)과 제 2 칩(CHIP2)를 포함하며, 상기 제 1 칩(CHIP1)과 상기 제 2 칩(CHIP2)은 기판의 상부면 상에 적층되어 있다. 기판의 하부면에는 핀으로서 복수의 볼들이 부착되어 있다. 상기 제 1 칩(CHIP1)과 상기 제 2 칩(CHIP2)은 와이어를 통해 기판에 연결되어 있다. 도 4에 도시된 각 칩의 일부를 보여주는 도면이 도 5에 도시되어 있다.4 illustrates a vertical cross-sectional view of a multichip package. Referring to FIG. 4, the multi-chip package includes a first chip CHIP1 and a second chip CHIP2, and the first chip CHIP1 and the second chip CHIP2 are stacked on an upper surface of the substrate. It is. A plurality of balls are attached to the lower surface of the substrate as pins. The first chip CHIP1 and the second chip CHIP2 are connected to the substrate through wires. A diagram showing a portion of each chip shown in FIG. 4 is shown in FIG. 5.

도 5를 참조하면, 멀티 칩 패키지는 제 1 칩(CHIP)과 제 2 칩(CHIP2)을 구비하며, 각 칩(CHIP1, CHIP2)은, 예를 들면, 32M NOR 플래시 메모리 칩이다. 상기 제 1 칩(CHIP1)은 상기 제 2 칩(CHIP2) 상에 적층되어 있고, 각 칩은, 비록 도면에는 도시되지 않았지만, 전기적으로 절연되어 있다.Referring to FIG. 5, the multi-chip package includes a first chip CHIP and a second chip CHIP2, and each of the chips CHIP1 and CHIP2 is, for example, a 32M NOR flash memory chip. The first chip CHIP1 is stacked on the second chip CHIP2, and each chip is electrically insulated, although not shown in the drawing.

도 5에 도시된 바와 같이, 상기 제 1 칩(CHIP1)은 외부로부터 칩 선택 신호(/CE)와 어드레스 신호(A21)에 응답하여 내부 칩 선택 신호(/CE1)를 발생하는디코딩 로직(100)을 포함한다. 디코딩 로직(100)은 AND 게이트(G)와 인버터(INV1)로 구성된다. AND 게이트(G1)는 칩 선택 신호(/CE)를 받아들이는 제 1 입력 단자와, 어드레스 신호(A21)를 받아들이는 제 2 입력 단자와, 제 1 칩(CHIP1)을 선택하기 위한 내부 칩 선택 신호(/CE1)를 출력하는 출력 단자를 갖는다. 상기 제 2 칩(CHIP2)은 칩 선택 신호(/CE)와 제 1 칩(CHIP1)으로부터 출력되는 반전된 어드레스 신호(/A21)에 응답하여 제 2 칩(CHIP2)을 선택하기 위한 내부 칩 선택 신호(/CE2)를 발생하는 디코딩 로직(120)을 포함한다. 디코딩 로직(120)은 AND 게이트(G2)와 인버터(INV2)로 구성된다. AND 게이트(G2)는 칩 선택 신호(/CE)를 받아들이는 제 1 입력 단자와, 제 1 칩(CHIP1)으로부터 출력되는 반전된 어드레스 신호(/A21)를 받아들이는 제 2 입력 단자와, 제 2 칩(CHIP1)을 선택하기 위한 내부 칩 선택 신호(/CE2)를 출력하는 출력 단자를 갖는다.As shown in FIG. 5, the first chip CHIP1 generates an internal chip select signal / CE1 in response to a chip select signal / CE and an address signal A21 from the outside. It includes. The decoding logic 100 is composed of an AND gate G and an inverter INV1. The AND gate G1 has a first input terminal for accepting the chip select signal / CE, a second input terminal for accepting the address signal A21, and an internal chip select signal for selecting the first chip CHIP1. It has an output terminal for outputting (/ CE1). The second chip CHIP2 is an internal chip select signal for selecting the second chip CHIP2 in response to the chip select signal / CE and the inverted address signal / A21 output from the first chip CHIP1. Decoding logic 120 for generating (/ CE2). The decoding logic 120 is composed of an AND gate G2 and an inverter INV2. The AND gate G2 has a first input terminal for receiving a chip select signal / CE, a second input terminal for receiving an inverted address signal / A21 output from the first chip CHIP1, and a second input terminal. It has an output terminal for outputting the internal chip select signal / CE2 for selecting the chip CHIP1.

도 5에 도시된 멀티 칩 패키지의 칩들을 선택하기 위한 칩 선택 신호 및 어드레스 신호의 조합이 아래의 표 3에 요약되어 있다.The combination of the chip select signal and the address signal for selecting chips of the multi-chip package shown in FIG. 5 is summarized in Table 3 below.

표 3을 참조하면, 칩 선택 신호(/CE)와 어드레스 신호(A21)가 모두 로우 레벨일 때, 상부에 위치한 제 1 칩(CHIP1)이 선택되지 않고 하부에 위치한 제 2 칩(CHIP2)이 선택된다. 칩 선택 신호(/CE)와 어드레스 신호(A21)가 각각 로우 레벨과 하이 레벨일 때, 상부에 위치한 제 1 칩(CHIP1)이 선택되고 하부에 위치한 제 2 칩(CHIP2)이 선택되지 않는다. 칩 선택 신호(/CE)가 하이 레벨일 때, 제 1 칩(CHIP1)과 제 2 칩(CHIP2)은 어드레스 신호(A21)와 관계없이 선택되지 않는다. 즉, 제 1 및 제 2 칩들(CHIP1, CHIP2)은 비활성화된다.Referring to Table 3, when both the chip select signal / CE and the address signal A21 are at the low level, the first chip CHIP1 located at the top is not selected, but the second chip CHIP2 located at the bottom is selected. do. When the chip select signal / CE and the address signal A21 are at the low level and the high level, respectively, the first chip CHIP1 located above is selected and the second chip CHIP2 located below is not selected. When the chip select signal / CE is at a high level, the first chip CHIP1 and the second chip CHIP2 are not selected regardless of the address signal A21. That is, the first and second chips CHIP1 and CHIP2 are inactivated.

도 6은 본 발명의 다른 실시예에 따른 멀티 칩 패키지를 보여주는 도면이다. 도 6을 참조하면, 멀티 칩 패키지는 제 1 칩(CHIP1)과 제 2 칩(CHIP2)을 포함하며, 상기 제 1 칩(CHIP1)과 상기 제 2 칩(CHIP2)은, 비록 도면에는 도시되지 않았지만, 기판의 상부면 상에 적층되어 있다. 제 1 및 제 2 칩들(CHIP1, CHIP2)은, 예를 들면, 16M NOR 플래시 메모리 칩과 32M NOR 플래시 메모리 칩이다. 상기 제 1 칩(CHIP1)은 상기 제 2 칩(CHIP2) 상에 적층되어 있고, 각 칩은, 비록 도면에는 도시되지 않았지만, 전기적으로 절연되어 있다.6 illustrates a multi-chip package according to another embodiment of the present invention. Referring to FIG. 6, the multi-chip package includes a first chip CHIP1 and a second chip CHIP2, and the first chip CHIP1 and the second chip CHIP2, although not shown in the drawing. It is laminated | stacked on the upper surface of the board | substrate. The first and second chips CHIP1 and CHIP2 are, for example, 16M NOR flash memory chips and 32M NOR flash memory chips. The first chip CHIP1 is stacked on the second chip CHIP2, and each chip is electrically insulated, although not shown in the drawing.

계속해서 도 6을 참조하면, 디코딩 로직(200)은 멀티 칩 패키지의 적층된 칩들 중 어느 하나 (예를 들면, 제 1 칩(CHIP1))에 구현되며, 2개의 NAND 게이트들(G3, G4)와 2개의 인버터들(INV3, INV4)로 구성된다. NAND 게이트(G3)는 인버터(INV3)를 통해 인가되는 외부 칩 선택 신호(/CE)와 외부 어드레스 신호(A21)에 응답하여 제 1 칩(CHIP1)을 선택하기 위한 내부 칩 선택 신호(/CE1)를 발생한다. NAND 게이트(G4)는 인버터(INV3)를 통해 인가되는 외부 칩 선택 신호(/CE)와 인버터(INV4)를 통해 인가되는 외부 어드레스 신호(A21)에 응답하여 제 2칩(CHIP2)을 선택하기 위한 내부 칩 선택 신호(/CE2)를 발생한다.6, the decoding logic 200 is implemented on any one of the stacked chips of the multi-chip package (eg, the first chip CHIP1), and two NAND gates G3 and G4. And two inverters INV3 and INV4. The NAND gate G3 is an internal chip select signal / CE1 for selecting the first chip CHIP1 in response to an external chip select signal / CE and an external address signal A21 applied through the inverter INV3. Occurs. The NAND gate G4 selects the second chip CHIP2 in response to an external chip select signal / CE applied through the inverter INV3 and an external address signal A21 applied through the inverter INV4. Generate an internal chip select signal (/ CE2).

이러한 회로의 동작에 있어서, 칩 선택 신호(/CE)와 어드레스 신호(A21)가 모두 로우 레벨일 때, 제 1 칩(CHIP1)이 선택되지 않고 제 2 칩(CHIP2)이 선택된다. 칩 선택 신호(/CE)와 어드레스 신호(A21)가 각각 로우 레벨과 하이 레벨일 때, 제 1 칩(CHIP1)이 선택되고 제 2 칩(CHIP2)이 선택되지 않는다. 칩 선택 신호(/CE)가 하이 레벨일 때, 제 1 칩(CHIP1)과 제 2 칩(CHIP2)은 어드레스 신호(A21)와 관계없이 선택되지 않는다. 즉, 제 1 및 제 2 칩들(CHIP1, CHIP2)은 비활성화된다.In the operation of this circuit, when both the chip select signal / CE and the address signal A21 are at the low level, the first chip CHIP1 is not selected and the second chip CHIP2 is selected. When the chip select signal / CE and the address signal A21 are at the low level and the high level, respectively, the first chip CHIP1 is selected and the second chip CHIP2 is not selected. When the chip select signal / CE is at a high level, the first chip CHIP1 and the second chip CHIP2 are not selected regardless of the address signal A21. That is, the first and second chips CHIP1 and CHIP2 are inactivated.

멀티 칩 패키지에 상이한 용량의 칩들(예를 들면, 4개)이 구현되는 경우, 메모리 용량(예를 들면, 32Mb, 48Mb, 64Mb, 96Mb 등)이 다양하게 조절될 수 있다. 이때, 멀티 칩 패키지의 칩들 중 어느 하나에는 도 7에 도시된 디코딩 로직이 제공될 것이다. 디코딩 로직(300)은 4개의 NAND 게이트들(G5, G6, G7, G8)과 3개의 인버터들(INV5, INV5, INV7)로 구성된다. NAND 게이트(G5)는 인버터(INV5)를 통해 인가되는 칩 선택 신호(/CE)와 어드레스 신호들(A21, A22)에 응답하여 내부 칩 선택 신호(/CE1)를 발생하고, NAND 게이트(G6)는 인버터(INV5)를 통해 인가되는 칩 선택 신호(/CE), 어드레스 신호(A21), 그리고 인버터(INV7)를 통해 인가되는 어드레스 신호(A22)에 응답하여 내부 칩 선택 신호(/CE2)를 발생한다. NAND 게이트(G7)는 인버터(INV5)를 통해 인가되는 칩 선택 신호(/CE), 어드레스 신호(A22), 그리고 인버터(INV6)를 통해 인가되는 어드레스 신호(A21)에 응답하여 내부 칩 선택 신호(/CE3)를 발생하고, NAND 게이트(G8)는 인버터(INV5)를 통해 인가되는 칩 선택 신호(/CE)와 인버터들(INV6, INV7)를 통해 각각 인가되는 어드레스 신호들(A21,A22)에 응답하여 내부 칩 선택 신호(/CE4)를 발생한다. 칩 선택 신호(/CE)가 하이 레벨일 때, 내부 칩 선택 신호들(/CE1-/CE4)은 비활성화된다.When chips of different capacities (for example, four) are implemented in a multi-chip package, memory capacities (for example, 32Mb, 48Mb, 64Mb, 96Mb, etc.) may be variously adjusted. At this time, any one of the chips of the multi-chip package will be provided with the decoding logic shown in FIG. The decoding logic 300 is composed of four NAND gates G5, G6, G7, and G8 and three inverters INV5, INV5, and INV7. The NAND gate G5 generates the internal chip select signal / CE1 in response to the chip select signal / CE and the address signals A21 and A22 applied through the inverter INV5, and the NAND gate G6. Generates an internal chip select signal / CE2 in response to the chip select signal / CE applied through the inverter INV5, the address signal A21, and the address signal A22 applied through the inverter INV7. do. The NAND gate G7 has an internal chip select signal in response to the chip select signal / CE applied through the inverter INV5, the address signal A22, and the address signal A21 applied through the inverter INV6. / CE3, and the NAND gate G8 is applied to the chip select signal / CE applied through the inverter INV5 and the address signals A21 and A22 applied through the inverters INV6 and INV7, respectively. In response, an internal chip select signal / CE4 is generated. When the chip select signal / CE is at a high level, the internal chip select signals / CE1- / CE4 are inactivated.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.In the above, the configuration and operation of the circuit according to the present invention has been shown in accordance with the above description and drawings, but this is only an example, and various changes and modifications can be made without departing from the spirit and scope of the present invention. Of course.

상술한 바와 같이, 상이한 칩들이 멀티 칩 패키지에 구현되는 경우, 멀티 칩 패키지의 칩들 중 어느 하나 내에 칩 선택 신호들을 발생하는 디코딩 로직을 추가함으로써 다수의 칩들이 외부에서 하나의 칩으로 인식될 수 있다. 동일한 칩들이 멀티 칩 패키지에 구현되는 경우, 각 칩 내에 칩 선택 신호를 발생하는 디코딩 로직을 추가함으로써 다수의 칩들이 외부에서 하나의 칩으로 인식될 수 있다. 그러므로, 어플리케이션 PCB 또는 소프트웨어 변경없이 동일한 종류의 칩 스택을 외부에서 하나의 칩으로 인식되게 한다. 이로써 적은 면적에 고밀도를 달성할 수 있다.As described above, when different chips are implemented in a multi-chip package, multiple chips can be recognized as one chip from the outside by adding decoding logic for generating chip select signals within any one of the chips of the multi-chip package. . When the same chips are implemented in a multi-chip package, multiple chips can be recognized as one chip externally by adding decoding logic for generating a chip select signal within each chip. Therefore, the same kind of chip stack can be recognized as one chip externally without any application PCB or software change. This makes it possible to achieve high density in a small area.

Claims (4)

멀티 칩 패키지에 있어서:In a multi-chip package: 기판 상에 순차적으로 적층되는 복수의 반도체 집적 회로 칩들을 포함하며, 각 반도체 집적 회로 칩은 외부로부터 인가되는 칩 선택 신호와 어드레스에 응답하여 대응하는 내부 칩 선택 신호를 발생하는 디코딩 로직을 포함하는 것을 특징으로 하는 멀티 칩 패키지.A plurality of semiconductor integrated circuit chips sequentially stacked on a substrate, each semiconductor integrated circuit chip including a chip select signal applied from the outside and decoding logic for generating a corresponding internal chip select signal in response to an address; Featured multi-chip package. 제 1 항에 있어서,The method of claim 1, 상기 반도체 집적 회로 칩들은 동일한 타입의 NOR 플래시 메모리 칩들을 포함하는 것을 특징으로 하는 멀티 칩 패키지.And said semiconductor integrated circuit chips comprise NOR flash memory chips of the same type. 멀티 칩 패키지에 있어서:In a multi-chip package: 기판 상에 순차적으로 적층되는 복수의 반도체 집적 회로 칩들을 포함하며, 상기 적층된 반도체 집적 회로 칩들 중 적어도 하나는 외부로부터 인가되는 칩 선택 신호와 어드레스에 응답하여 상기 반도체 집적 회로 칩들에 각각 대응하는 내부 칩 선택 신호들을 발생하는 디코딩 로직을 포함하는 것을 특징으로 하는 멀티 칩 패키지.A plurality of semiconductor integrated circuit chips sequentially stacked on a substrate, wherein at least one of the stacked semiconductor integrated circuit chips has an internal corresponding to the semiconductor integrated circuit chips respectively in response to a chip select signal and an address applied from the outside; And decoding logic for generating chip select signals. 제 3 항에 있어서,The method of claim 3, wherein 상기 반도체 집적 회로 칩들은 다른 타입의 NOR 플래시 메모리 칩들을 포함하는 것을 특징으로 하는 멀티 칩 패키지.And said semiconductor integrated circuit chips comprise different types of NOR flash memory chips.
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* Cited by examiner, † Cited by third party
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US7212422B2 (en) 2004-01-21 2007-05-01 Seiko Epson Corporation Stacked layered type semiconductor memory device
US8971135B2 (en) 2012-06-05 2015-03-03 SK Hynix Inc. Semiconductor memory device receiving data in response to data strobe signal, memory system including the same and operating method thereof

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* Cited by examiner, † Cited by third party
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US7212422B2 (en) 2004-01-21 2007-05-01 Seiko Epson Corporation Stacked layered type semiconductor memory device
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