KR100585114B1 - 비티에스 또는 비티지 물질로 이루어진 고유전체막을구비하는 반도체 소자의 커패시터 및 그 제조방법 - Google Patents

비티에스 또는 비티지 물질로 이루어진 고유전체막을구비하는 반도체 소자의 커패시터 및 그 제조방법 Download PDF

Info

Publication number
KR100585114B1
KR100585114B1 KR1020030087976A KR20030087976A KR100585114B1 KR 100585114 B1 KR100585114 B1 KR 100585114B1 KR 1020030087976 A KR1020030087976 A KR 1020030087976A KR 20030087976 A KR20030087976 A KR 20030087976A KR 100585114 B1 KR100585114 B1 KR 100585114B1
Authority
KR
South Korea
Prior art keywords
high dielectric
dielectric film
film
upper electrode
amorphous
Prior art date
Application number
KR1020030087976A
Other languages
English (en)
Other versions
KR20050054591A (ko
Inventor
이승환
변재동
김성태
김영선
이달원
고송원
Original Assignee
삼성전자주식회사
변재동
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 변재동 filed Critical 삼성전자주식회사
Priority to KR1020030087976A priority Critical patent/KR100585114B1/ko
Priority to US11/002,571 priority patent/US7179704B2/en
Publication of KR20050054591A publication Critical patent/KR20050054591A/ko
Application granted granted Critical
Publication of KR100585114B1 publication Critical patent/KR100585114B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

반도체 소자의 커패시터를 제공한다. 본 발명의 반도체 소자의 커패시터는 반도체 기판 상에 형성된 하부 전극과, 상기 하부 전극 상에 형성되고, Ba(Ti1-xSnx)O3(BTS) 또는 Ba(Ti1-xZrx)O3(BTZ) 물질로 이루어진 고유전체막과, 상기 고유전체막 상에, 상기 고유전체막과 후에 형성되는 상부 전극간의 접합(adhesion)을 개선하기 위해 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중에서 어느 하나의 물질로 형성된 비정질막과, 상기 비정질막 상에 형성된 상부 전극을 포함하여 이루어진다. 본 발명의 반도체 소자의 커패시터는 BTS 또는 BTZ와 같은 고유전체막을 이용하고, 고유전체막과 상부 전극사이의 계면에 비정질막을 형성함으로써 고유전체막의 유전 특성과 누설 전류 특성을 향상시킬 수 있다.
커패시터, 고유전체막, 비정질막

Description

비티에스 또는 비티지 물질로 이루어진 고유전체막을 구비하는 반도체 소자의 커패시터 및 그 제조방법{Capacitor having a high dielectric layer of BTS or BTZ in a semiconductor device, and fabrication method thereof}
도 1 내지 도 3는 본 발명에 의한 반도체 소자의 커패시터 제조방법 및 그 구조를 설명하기 위하여 도시한 단면도들이고,
도 4는 본 발명에 의한 반도체 소자의 커패시터 제조 방법을 설명하기 위한 흐름도이고,
도 5는 본 발명에 의한 반도체 소자의 커패시터의 인가 전압에 따른 누설 전류 밀도를 도시한 그래프이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 커패시터 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자, 예컨대 디램(DRAM) 소자의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 작아져야 한다. 셀 면적이 작 아짐에 따라 산화막/질화막(SiO2/Si3N4)의 이루어진 유전체막의 두께를 얇게 하더라도 일정량의 커패시턴스값을 얻을 수 없다. 이에 따라, 일정량의 커패시턴스값을 얻기 위하여 커패시터의 표면적을 넓히기 위한 다양한 방법이 연구되고 있다. 예컨대, 커패시터의 높이를 높이거나, 반도체 기판에 트랜치를 만든 후 그 곳에 커패시터를 만들거나, 커패시터의 전극 표면에 요철을 형성하는 방법 등이 연구되어 왔다. 그러나 1Gb(giga bit) 이상의 고집적 디램 소자에서는 유전율이 낮은 산화막/질화막의 유전체막으로는 커패시턴스를 높이기 위해 더 이상 두께를 줄일 수 없고, 캐패시터의 표면적을 넓히기 위해서 더 복잡하게 만들 경우 공정히 상당히 복잡하기 때문에 수율이 떨어지고 제조단가가 상승하는 문제점이 있다.
결과적으로, 고집적화된 1Gb 이상의 디램 소자에서 일정량의 커패시턴스값을 얻고 제조 공정을 단순화하기 위해서는 고유전율의 고유전체막을 커패시터에 채용해야 한다. 상기 고유전체막의 예로는 Ba1-xSrxTiO3(BST)막을 들 수 있다. 상기 BST막은 매우 높은 유전율을 가지기 때문에 주목을 받았으나, BST막은 Ba, Sr, Ti 각 원소의 조성을 재현성 있게 제어하기 어려운 치명적인 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위해 창안한 것으로서, Ba(Ti1-xSnx)O3(BTS) 또는 Ba(Ti1-x Zrx)O3(BTZ) 물질로 이루어진 고유전체막을 구비하는 반도체 소자의 커패시터를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 적 합한 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 커패시터는 반도체 기판 상에 형성된 하부전극과, 상기 하부 전극 상에 형성되고, Ba(Ti1-xSnx)O3(BTS) 또는 Ba(Ti1-xZrx)O3(BTZ) 물질로 이루어진 고유전체막과, 상기 고유전체막 상에, 상기 고유전체막과 후에 형성되는 상부 전극간의 접합(adhesion)을 개선하기 위해 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중에서 어느 하나의 물질로 형성된 비정질막과, 상기 비정질막 상에 형성된 상부 전극을 포함하여 이루어진다. 상기 비정질막을 구성하는 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중의 어느 하나에서, 상기 B2O3의 포함량은 2-20몰%일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 커패시터 제조방법은 반도체 기판 상에 하부전극을 형성한 후, 상기 하부 전극 상에 Ba(Ti1-xSnx)O3(BTS) 또는 Ba(Ti1-xZrx)O3(BTZ) 물질로 이루어진 고유전체막을 형성하는 것을 포함한다. 상기 고유전체막 상에 상기 고유전체막과 후에 형성되는 상부 전극간의 접합을 개선하기 위해 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중에서 어느 하나의 물질로 비정질막을 형성한 후, 상기 비정질막 상에 상부 전극을 형성한다.
상기 비정질막을 구성하는 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중의 어느 하나에서, 상기 B2O3은 2-20몰% 포함할 수 있다. 상기 상부 전극을 형성한 후 상기 비정질막의 용융점보다 높은 온도, 예컨대 300 내지 900℃의 온도 에서 열처리하여 상기 고유전체막과 비정질막 사이의 접합, 및 상기 비정질막과 상부 전극 사이의 접합을 향상시킬 수 있다.
또한, 본 발명은 반도체 소자의 커패시터 제조방법은 반도체 기판 상에 하부전극을 형성한 후, 상기 하부 전극 상에 Ba(Ti1-xSnx)O3(BTS) 또는 Ba(Ti1-xZrx)O3(BTZ) 물질로 이루어진 고유전체막을 증착한다. 상기 고유전체막이 증착된 반도체 기판을 300 내지 900℃의 온도 및 산화분위기에서 열처리하여 결정화한다. 상기 결정화된 고유전체막 상에 상기 고유전체막과 후에 형성되는 상부 전극간의 접합을 개선하기 위해 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중에서 어느 하나의 물질로 비정질막을 형성한다. 상기 비정질막 상에 상부 전극을 형성한 후, 상기 비정질막의 용융점보다 높은 온도에서 열처리하여 상기 고유전체막과 비정질막 사이의 접합, 및 상기 비정질막과 상부 전극 사이의 접합을 항상시킨다. 상기 상부 전극 형성 후에 접합을 향상시키기 위한 열처리는 300 내지 900℃의 온도에서 수행할 수 있다.
이상과 같은 본 발명의 반도체 소자의 커패시터는 BTS 또는 BTZ와 같은 고유전체막을 이용하여, 고유전체막과 상부 전극 사이에 비정질막을 형성하여 상기 고유전체막과 상부 전극 사이의 접합(adhesion) 문제를 개선하여 누설 전류 특성 및 유전특성을 향상시킬 수 있다.
삭제
삭제
삭제
이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1 내지 도 3는 본 발명에 의한 반도체 소자의 커패시터 제조방법 및 그 구조를 설명하기 위하여 도시한 단면도들이고, 도 4는 본 발명에 의한 반도체 소자의 커패시터 제조 방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 반도체 기판(11), 예컨대 실리콘 기판 상에 버퍼층(13)을 형성한다(스텝 80). 상기 반도체 기판(11)이 실리콘 기판일 경우 버퍼층(13)은 산화막(SiO2) 및 티타늄막(Ti)의 이중막으로 형성한다. 상기 버퍼층(13)은 후속 공정에서 하부 전극이 잘 형성하는데 도움을 준다. 이어서, 상기 버퍼층(13) 상에 커패시터의 하부 전극(15)을 형성한다(스텝 100). 상기 하부 전극(15)은 백금(Pt)으로 형성한다.
다음에, 상기 하부 전극(15) 상에 유기 금속 CVD법(metal organic Chemical Vapor Deposition method; MOCVD), MOD법(Metal Organic Method),스퍼터링법, 또는 스핀 코팅법을 이용하여 Ba(Ti1-xSnx)O3(BTS) 또는 Ba(Ti1-x Zrx)O3(BTZ)로 이루어진 고유전체막(17)을 증착한다(스텝 120). 다음에, 상기 고유전체막(17)이 증착된 반도체 기판(11)을 300 내지 900℃의 온도, 바람직하게는 700℃의 온도와 산화분위기에서 10초 동안 열처리하여 결정화한다. 이에 따라, 상기 결정화된 고유전체막(17)이 형성된다(스텝 140).
통상적으로 스퍼터링법, MOCVD법 또는 스핀 코팅법에 의하여 고유전체막(17)을 형성할 경우, 상기 고유전체막(17)의 미세 표면은 도 1에 도시한 바와 같이 불균일한 구조를 갖게 된다. 이렇게 불균일한 구조의 미세 표면을 갖는 고유전체막(17)은 후속 공정에서 형성되는 상부 전극과 불균일한 계면을 형성하므로 커패시터의 유전 특성과 누설 전류 특성이 나빠지게 된다.
도 2를 참조하면, 상기 결정화된 고유전체막(17) 상에 비정질막(19)을 형성한다(스텝 160). 상기 비정질막(19)은 상기 고유전체막(17)의 불균일한 미세 표면을 개선하기 위하여 형성하는 막질이다. 즉, 상기 비정질막(19)은 상기 고유전체막(17)과 후에 형성되는 상부 전극간의 불균일한 계면을 개선하여 접합(adhesion) 특성을 향상시키기 위한 막질이다. 이렇게 고유전체막(17)과 후에 형성되는 상부 전극간의 불균일한 계면을 개선할 경우 유전 특성과 누설 전류 특성 을 향상시킬 수 있다.
상기 비정질막(19)은 우선 용융점이 낮아야 하고 전기 및 특성이 우수하며 후에 형성되는 상부 전극과 잘 융화되는 재료를 이용하는 것이 바람직하다. 본 발명에서는 상기 비정질막(19)은 PbO-B2O3, Bi2O3-B2 O3 및 GeO2-B2O3중에서 어느 하나의 물질로 형성한다. 즉, 상기 비정질막(19)은 PbO, Bi2O3 및 GeO2에 각각 소량의 B2O3가 포함되어 있는 물질이다. 상기 B2O3의 포함량은 2-20 몰%정도이다. 상기 비정질막(29)은 비정질 타겟을 이용하여 스퍼터링을 하거나, 비정질 파우더를 열적으로 증발시키거나, 비정질 알크옥사이드(alkoxide) 용액을 디핑(dipping) 혹은 스핀 코팅(spin coating)하여 형성할 수 있다. 본 실시예에서는 상기 비정질막을 포함하는 용액을 스핀 코팅하여 형성한다.
도 3를 참조하면, 상기 비정질막(19) 상에 상부 전극(21)을 형성한다(스텝 180). 상기 상부 전극(21)은 백금으로 형성한다. 이어서, 상기 비정질막(19) 및 상부 전극(21)이 형성된 반도체 기판을 상기 비정질막(19)의 용융점보다 높은 온도, 예컨대 300 내지 900℃의 온도, 바람직하게는 700℃의 온도에서 10초간 열처리한다. 즉, 상기 고유전체막(17)과 비정질막(19)의 접합을 향상시키기 위한 열처리를 수행한다(스텝 200).
결과적으로, 본 발명은 상기 비정질막(19) 및 상부 전극(21)이 형성된 반도체 기판(11)을 열처리함으로써 상기 비정질막(19)과 고유전체막(17)간을 융화시켜 고유전체막(17)과 비정질막(19) 사이의 접합을 개선하고, 아울러 상기 비정질막(19)과 상부 전극(21) 사이의 접합을 개선한다. 본 실시예에서는 접합 향상용 열처리(스텝 200)를 상부 전극(21)을 형성한 후에 수행하였으나, 상부 전극(21)을 형성하는 동안에도 접합 향상용 열처리가 수행될 수 있다.
도 5는 본 발명에 의한 반도체 소자의 커패시터의 인가 전압에 따른 누설 전류 밀도를 도시한 그래프이다.
구체적으로, 참조부호 a는 본 발명에 따라 비정질막을 포함하여 제조된 커패시터의 누설 전류 밀도를 도시한 경우이고, 참조부호 b는 본 발명과의 비교를 위하여 비정질막을 포함하지 않게 제조된 커패시터의 누설 전류 밀도를 측정하여 도시한 경우이다. 도 5에 보듯이, 비정질막이 포함되지 않은 캐패시터의 누설전류는 인가 전압 1.5V에서 10-6A/cm2 정도인 반면에, 비정질막이 포함된 커패시터의 누설전류는 인가전압 1.5V에서 10-7A/cm2 정도로 우수한 특성을 가진다.
더하여, 본 발명자가 측정한 결과로는 비정질막이 포함되지 않은 커패시터의 정전 용량은 2.4nF, 유전 손실은 3.44% 이었으며, 비정질막이 포함된 커패시터의 정전 용량은 3.84nF, 유전 손실은 0.78%이었다. 따라서, 본 발명에 의하여 제조된 반도체 소자의 커패시터는 고유전체막과 상부 전극사이의 계면에 비정질막을 형성함으로써 고유전체막의 유전 특성과 누설 전류 특성을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 커패시터는 BTS 또는 BTZ와 같은 고유전체막을 이용하여 BST막이 가진 조성 조절의 재현성 불량 문제점을 해결 할 수 있다.
본 발명에 따른 반도체 소자의 커패시터는 고유전체막과 상부 전극 사이에 비정질막을 형성하여 상기 고유전체막과 상부 전극 사이의 접합(adhesion) 문제를 개선하여 누설 전류 특성 및 유전특성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 커패시터는 누설 전류 특성 및 유전특성이 향상되어 더더욱 고유전체막의 두께를 낮출 수 있다.
본 발명에 따른 반도체 소자의 커패시터는 2차원적인 제한된 면적에서도 1Gb 이상의 디램(DRAM) 소자에서 요구되는 커패시턴스값, 예컨대 25fF/셀을 얻을 수 있고, 누설 전류 특성 및 유전 특성이 향상되어 1Gb 이상의 디램(DRAM) 소자에 용이하게 적용할 수 있다.

Claims (10)

  1. 반도체 기판 상에 형성된 하부전극;
    상기 하부 전극 상에 형성되고, Ba(Ti1-xSnx)O3(BTS) 또는 Ba(Ti1-xZrx)O3(BTZ) 물질로 이루어진 고유전체막;
    상기 고유전체막 상에, 상기 고유전체막과 후에 형성되는 상부 전극간의 접합(adhesion)을 개선하기 위해 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중에서 어느 하나의 물질로 형성된 비정질막; 및
    상기 비정질막 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  2. 제1항에 있어서, 상기 비정질막을 구성하는 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중의 어느 하나에서, 상기 B2O3의 포함량은 2-20몰%인 것을 특징으로 하는 반도체 소자의 커패시터.
  3. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부 전극 상에 Ba(Ti1-xSnx)O3(BTS) 또는 Ba(Ti1-xZrx)O3(BTZ) 물질로 이루어진 고유전체막을 형성하는 단계;
    상기 고유전체막 상에 상기 고유전체막과 후에 형성되는 상부 전극간의 접합을 개선하기 위해 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중에서 어느 하나의 물질로 비정질막을 형성하는 단계; 및
    상기 비정질막 상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  4. 제3항에 있어서, 상기 비정질막을 구성하는 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중의 어느 하나에서, 상기 B2O3은 2-20몰% 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  5. 제3항에 있어서, 상기 고유전체막을 형성하는 단계는,
    상기 하부 전극 상에 BTS 또는 BTZ로 이루어진 고유전체막을 증착하는 단계와,
    상기 고유전체막이 증착된 반도체 기판을 300 내지 900℃의 온도 및 산화분위기에서 열처리하여 결정화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  6. 제3항에 있어서, 상기 상부 전극을 형성하는 단계 후에 상기 비정질막의 용융점보다 높은 온도에서 열처리하여 상기 고유전체막과 비정질막 사이의 접합, 및 상기 비정질막과 상부 전극 사이의 접합을 항상시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  7. 제3항에 있어서, 상기 상부 전극을 형성하는 단계 후에 300 내지 900℃의 온도에서 열처리하여 상기 고유전체막과 비정질막 사이의 접합, 및 비정질막과 상부 전극 사이의 접합을 향상시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  8. 제3항에 있어서, 상기 비정질막은 유기 금속 CVD법(MOCVD), MOD법(Metal Organic Method), 스퍼터링법, 또는 스핀 코팅법으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  9. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부 전극 상에 Ba(Ti1-xSnx)O3(BTS) 또는 Ba(Ti1-xZrx)O3(BTZ) 물질로 이루어진 고유전체막을 증착하는 단계;
    상기 고유전체막이 증착된 반도체 기판을 300 내지 900℃의 온도 및 산화분위기에서 열처리하여 결정화하는 단계;
    상기 결정화된 고유전체막 상에 상기 고유전체막과 후에 형성되는 상부 전극간의 접합을 개선하기 위해 PbO-B2O3, Bi2O3-B2O3 및 GeO2-B2O3중에서 어느 하나의 물질로 비정질막을 형성하는 단계;
    상기 비정질막 상에 상부 전극을 형성하는 단계; 및
    상기 비정질막의 용융점보다 높은 온도에서 열처리하여 상기 고유전체막과 비정질막 사이의 접합, 및 상기 비정질막과 상부 전극 사이의 접합을 항상시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  10. 제9항에 있어서, 상기 상부 전극 형성 후에 접합을 향상시키기 위한 열처리는 300 내지 900℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
KR1020030087976A 2003-12-05 2003-12-05 비티에스 또는 비티지 물질로 이루어진 고유전체막을구비하는 반도체 소자의 커패시터 및 그 제조방법 KR100585114B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030087976A KR100585114B1 (ko) 2003-12-05 2003-12-05 비티에스 또는 비티지 물질로 이루어진 고유전체막을구비하는 반도체 소자의 커패시터 및 그 제조방법
US11/002,571 US7179704B2 (en) 2003-12-05 2004-12-02 Methods of forming capacitors with high dielectric layers and capacitors so formed

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030087976A KR100585114B1 (ko) 2003-12-05 2003-12-05 비티에스 또는 비티지 물질로 이루어진 고유전체막을구비하는 반도체 소자의 커패시터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20050054591A KR20050054591A (ko) 2005-06-10
KR100585114B1 true KR100585114B1 (ko) 2006-05-30

Family

ID=34858584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030087976A KR100585114B1 (ko) 2003-12-05 2003-12-05 비티에스 또는 비티지 물질로 이루어진 고유전체막을구비하는 반도체 소자의 커패시터 및 그 제조방법

Country Status (2)

Country Link
US (1) US7179704B2 (ko)
KR (1) KR100585114B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217643B2 (en) * 2005-02-24 2007-05-15 Freescale Semiconductors, Inc. Semiconductor structures and methods for fabricating semiconductor structures comprising high dielectric constant stacked structures
JP2016056058A (ja) 2014-09-09 2016-04-21 エプコス アクチエンゲゼルシャフトＥｐｃｏｓ Ａｇ 誘電体組成物、誘電体素子、電子部品および積層電子部品
CN104532186A (zh) * 2014-12-25 2015-04-22 庞凤梅 一种射频磁控溅射制备bts薄膜的方法
KR101922876B1 (ko) * 2016-11-09 2018-11-28 삼성전기 주식회사 유전체 조성물 및 이를 포함하는 적층 세라믹 커패시터
US20220216140A1 (en) * 2021-01-04 2022-07-07 Changxin Memory Technologies, Inc. Integrated circuit capacitance device and method for manufacturing integrated circuit capacitance device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11168027A (ja) * 1997-09-24 1999-06-22 Lucent Technol Inc キャパシタ用誘電体膜
KR19990057818A (ko) * 1997-12-30 1999-07-15 김영환 유전손실을 감소시킨 강유전체 캐패시터 제조방법
JPH11354729A (ja) * 1998-04-09 1999-12-24 Hitachi Ltd 半導体メモリ素子及びその製造方法
KR20010045568A (ko) * 1999-11-05 2001-06-05 윤종용 후속 열처리에 의한 결함생성이 억제되는 커패시터 제조방법
KR20020012878A (ko) * 2000-08-09 2002-02-20 이형도 Ｙ5ｖ특성이 우수한 적층칩세라믹캐패시터용 파우더제조방법
KR20030039893A (ko) * 2001-11-16 2003-05-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3012785B2 (ja) * 1995-07-14 2000-02-28 松下電子工業株式会社 容量素子
US6730559B2 (en) * 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
JP3171170B2 (ja) * 1998-05-25 2001-05-28 日本電気株式会社 薄膜キャパシタおよびその製造方法
JP4074894B2 (ja) 1998-10-06 2008-04-16 ヤマハ株式会社 強誘電体メモリ及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11168027A (ja) * 1997-09-24 1999-06-22 Lucent Technol Inc キャパシタ用誘電体膜
KR19990057818A (ko) * 1997-12-30 1999-07-15 김영환 유전손실을 감소시킨 강유전체 캐패시터 제조방법
JPH11354729A (ja) * 1998-04-09 1999-12-24 Hitachi Ltd 半導体メモリ素子及びその製造方法
KR20010045568A (ko) * 1999-11-05 2001-06-05 윤종용 후속 열처리에 의한 결함생성이 억제되는 커패시터 제조방법
KR20020012878A (ko) * 2000-08-09 2002-02-20 이형도 Ｙ5ｖ특성이 우수한 적층칩세라믹캐패시터용 파우더제조방법
KR20030039893A (ko) * 2001-11-16 2003-05-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 제조방법

Also Published As

Publication number Publication date
KR20050054591A (ko) 2005-06-10
US20050186687A1 (en) 2005-08-25
US7179704B2 (en) 2007-02-20

Similar Documents

Publication Publication Date Title
US5383088A (en) Storage capacitor with a conducting oxide electrode for metal-oxide dielectrics
JP3188179B2 (ja) 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法
KR100325048B1 (ko) 박막 캐패시터 및 그 제조 방법
US5853500A (en) Method for fabricating thin films of barium strontium titanate without exposure to oxygen at high temperatures
KR100275121B1 (ko) 강유전체 캐패시터 제조방법
KR100319571B1 (ko) 도프된 금속 산화물 유전물질들을 가진 전자 소자들과 도프된 금속 산화물 유전물질들을 가진 전자 소자들을 만드는 과정
US7335550B2 (en) Methods for forming semiconductor devices including thermal processing
KR100585114B1 (ko) 비티에스 또는 비티지 물질로 이루어진 고유전체막을구비하는 반도체 소자의 커패시터 및 그 제조방법
KR100293713B1 (ko) 메모리소자의 커패시터 제조방법
KR19990082374A (ko) 집적회로에 적용하기 위한 고유전율의 바륨-스트론튬-니오브
KR100265846B1 (ko) 반도체소자의강유전체캐패시터제조방법
JPH10340994A (ja) 半導体装置の製造方法
KR100293721B1 (ko) 탄탈륨 산화막을 유전막으로 갖는 캐패시터 제조방법
KR100231597B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100321709B1 (ko) 질화알루미늄막을 접착막으로 이용한 반도체 메모리 소자의 캐패시터 제조 방법
KR20030039893A (ko) 반도체 소자의 캐패시터 및 그 제조방법
KR19980055759A (ko) 폴리실리콘층 형성 방법
KR100265345B1 (ko) 반도체 장치의 고유전체 캐패시터 제조방법
KR100490174B1 (ko) Pzt박막의 강유전 특성이 향상된 반도체 소자와 그 제조방법
KR100600290B1 (ko) 반도체 소자의 캐패시터 형성 방법
JP3514940B2 (ja) 強誘電体薄膜の形成方法
KR100463245B1 (ko) 메모리소자의 커패시터 제조방법_
KR100358169B1 (ko) 비에스티 유전막을 구비하는 반도체 메모리 소자 제조 방법
KR100470834B1 (ko) 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법
KR100365102B1 (ko) 유전체 조성물 및 이를 이용한 ｄｒａｍ셀의 캐패시터제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 14