KR20030029699A - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 공정수를 줄일 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막트랜지스터의 제조방법은 기판 상부에 활성층을 형성하는 단계와, 활성층의 양측에 불순물을 이온주입하여 제1 불순물영역을 형성하는 단계와, 활성층 상에 게이트절연막을 형성하는 단계와, 게이트절연막 상에 금속층을 증착하는 단계와, 금속층 상에 이후에 형성될 게이트전극보다 큰 폭을 갖는 포토레지스트패턴을 형성하는 단계와, 포토레지스트패턴으로 금속층을 패터닝하여 게이트전극을 형성하는 단계와, 포토레지스트패턴으로 제1 불순물영역 내에 불순물을 더 이온주입하여 제2 불순물영역을 형성하는 단계를 포함한다.
본 발명에 의하면, 엘디디영역이 게이트전극보다 길게 신장되어 형성되어 엘디디영역이 소스전극 및 드레인전극과 전기적으로 접촉되어 누설전류를 최소화할 수 있다. 또한, 활성화공정시 엘디디영역과 N+영역의 계면의 도핑손상을 쉽게 회복할 수 있다. 뿐만 아니라, 이온주입공정과 동시에 게이트전극을 형성함으로써 공정수와 공정시간이 단축됨은 물론 생산성과 수율이 향상된다.

Description

박막트랜지스터 및 그 제조방법{Thin Film Transistor and Fabricating Method Thereof}
본 발명은 박막트랜지스터에 관한 것으로, 특히 공정수를 줄일 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.
박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)는 현재까지 비정질 실리콘 TFT가 주종을 이루고 있다. 그러나, 비정질 실리콘에 비하여 이동도가 높은 다결정 실리콘을 이용할 경우, 패널 상에 별도의 구동회로부를 부착하지 않고 내장할 수 있기 때문에 최근에는 다결정 실리콘 TFT로의 대체가 이루어지고 있다. 따라서, 구동회로 IC를 본딩(bonding)으로 연결하는 대신에, 구동회로의 많은 부분을 TFT로 형성하여 화소부에 형성되는 TFT와 동시에 제작할 수 있다. 최근 들어 레이저를 이용한 결정화 기술의 발전으로 비정질 실리콘 TFT와 비슷한 온도에서 제작이 가능하기 때문에 대형 유리기판 상에 제작이 가능하게 되었다.
다결정 실리콘 TFT를 사용하는 액정표시장치의 구동회로부 TFT는 다결정실리콘의 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없지만, 화소부의 화소 스위치용 TFT는 오프 상태의 드레인전류값이 크기 때문에 그 작동에 장애를 일으킨다. 따라서, 화소부에서는 오프전류의 수준을 적절한 수준으로 낮추기 위하여 엘디디(Lightly Doped Drain : 이하 "LDD"라 함) 또는 오프셋 구조로 하는 기술이 제안된 바 있다.
도 1 내지 도 9는 종래 기술에 따른 박막트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.
도 1을 참조하면, 기판(2) 상부에 버퍼층(4)과 제1 및 제2 활성층(6N,6P)이 형성된다.
버퍼층(4)은 P형 트랜지스터영역(P)과 N형 트랜지스터영역(N)을 갖는 기판(2) 상에 산화실리콘(SiO2) 등을 화학기상증착(Chemical Vapor Deposition ; CVD)방법으로 전면 증착하여 형성된다.
버퍼층(4) 상에 아몰퍼스실리콘막을 증착한 후 패터닝한다. 패터닝된 아몰퍼스실리콘막을 레이저를 이용하여 결정화시킴으로써 폴리실리콘막의 제1 및 제2 활성층(6N,6P)이 형성된다. 제1 활성층(6N)은 N형 트랜지스터영역(N)에 형성되며, 제2 활성층(6P)은 P형 트랜지스터영역(P)에 형성된다.
도 2를 참조하면, 기판(2) 상부에 포토레지스트를 도포한 후 노광 및 현상에 의해 P형 트랜지스터영역(P)의 전면을 덮고 N형 트랜지스터영역(N)의 소정부분을 노출시키기 위한 제1 포토레지스트패턴(10)이 형성된다.
제1 포토레지스트패턴(10)을 마스크로 이용하여 N형 트랜지스터영역(N)의 노출된 제1 활성층(6N)의 일부에 불순물 이온을 도핑하여 N형 트랜지스터영역의 LDD영역(8L)이 된다.
도 3을 참조하면, 기판(2) 상에 게이트절연막(22)을 형성한 후 제1 및 제2 게이트전극(12N,12P)이 형성된다.
게이트절연막(22)은 버퍼층(4) 상에 산화실리콘(SiO2) 등의 절연물질을 증착하여 형성된다.
제1 및 제2 게이트전극(12N,12P)은 게이트절연막(22) 상에 알루미늄(Al) 또는 구리(Cu) 등의 금속을 스퍼터링(sputtering) 등의 방법으로 증착한 후, 패터닝함으로써 형성된다.
도 4를 참조하면, 게이트절연막(22) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 P형 트랜지스터영역(P)의 전면을 덮고 N형 트랜지스터영역(N)을 전면 노출시키는 제2 포토레지스트패턴(16)이 형성된다.
제1 게이트전극(12N)과 제2 포토레지스트패턴(16)을 마스크로 이용하여 N형 트랜지스터의 LDD영역(8L)에 인(P) 또는 비소(As) 등의 N형 불순물 이온을 도핑하여 N형 트랜지스터(N)의 제1 소스 및 드레인영역(14S,14D)이 형성된다.
도 5를 참조하면, 게이트절연막(22) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 N형 트랜지스터영역(N)을 덮고 P형 트랜지스터영역(P)을 노출시키는 제3 포토레지스트 패턴(18)이 형성된다.
제2 게이트전극(12P)과 제3 포토레지스트패턴(18)을 마스크로 이용하여 P형 트랜지스터영역(P)의 제2 활성층(6P)에 보론(B) 또는 BF2 등의 P형 불순물을 이온 도핑하여 P형 트랜지스터(P)의 제2 소스 및 드레인영역(20S,20D)이 형성된다.
제2 활성층(6P)의 제2 소스영역(20S)과 제2 드레인영역(20D) 사이의 제2 게이트전극(12P)과 대응하는 부분은 P형 박막트랜지스터(P)의 채널 영역(20C)이 된다.
이후, 기판(2) 전면에 레이저 등과 같은 열에너지에 의한 어닐링공정을 진행하여 각 활성층에 형성된 각각의 이온영역을 활성화시킨다.
도 6을 참조하면, 게이트절연막(22) 상에 층간절연막(24)이 형성된다.
층간절연막(24)은 게이트절연막(22) 상에 절연물질을 증착하여 형성된다.
이 층간절연막(24) 상에 제1 및 제2 소스접촉홀(26a,26c)과 제1 및 제2 드레인접촉홀(26b,26d)이 형성된다. 제1 및 제2 소스접촉홀(26a,26c)은 게이트절연막(22) 및 층간절연막(24)을 관통하여 불순물영역인 제1 및 제2 소스영역(14S,20S)이 노출되도록 형성된다. 제1 및 제2 드레인접촉홀(26b,26d)은 게이트절연막(22) 및 층간절연막(24)을 관통하여 불순물영역인 제1 및 제2 드레인영역(14D,20D)이 노출되도록 형성된다.
도 7을 참조하면, 층간절연막(24) 상에 제1 및 제2 소스전극(28N,28P)과 제1 및 제2 드레인전극(30N,30P)이 형성된다.
제1 및 제2 소스전극(28N,28P)과 제1 및 제2 드레인전극(30N,30P)은 층간절연막(24) 상에 금속층을 증착한 후 패터닝함으로써 형성된다. 이 제1 및 제2 소스전극(28N,28P)은 제1 및 제2 소스접촉홀(26a,26c)을 통해 활성층의 제1 및 제2 소스영역(14S,20S)의 불순물영역과 전기적으로 접촉된다. 제1 및 제2 드레인전극(30N,30P)은 제1 및 제2 드레인접촉홀(26b,26d)을 통해 활성층의 제1 및 제2 드레인영역(14D,20D)으로 이용되는 불순물영역과 전기적으로 접촉된다.
도 8을 참조하면, 층간절연막(24) 상에 보호층(32)이 형성된다.
보호층(32)은 층간절연막(24) 상에 제1 및 제2 소스전극(14S,20S)과 제1 및 제2 드레인전극(14D,20D)을 덮도록 산화실리콘(SiO2)등의 절연물질을 증착하여 형성된다.
이 보호층(32) 상에 제1 및 제2 화소접촉홀(34a,34b)이 형성된다. 보호층(32)을 관통하는 제1 및 제2 화소접촉홀(34a,34b)을 통해 제1 및 제2 드레인전극(30N,30P)의 표면이 노출된다.
도 9를 참조하면, 보호층(32) 상에 제1 및 제2 화소전극(36N,36P)이 형성된다.
제1 및 제2 화소전극(36N,36P)은 보호층(32) 상에 투명전도성물질을 증착한 후 패터닝함으로써 형성된다. 이 제1 화소전극(36N)은 제1 화소접촉홀(34a)을 통해 제1 드레인전극(30N)과 전기적으로 접촉된다. 제2 화소전극(36P)은 제2 화소접촉홀(34b)을 통해 제2 드레인전극(30P)과 전기적으로 접촉된다.
제1 및 제2 화소전극(36N,36P)은 투명전도성물질인 인듐-틴-옥사이드(Indium-Tin-Oxide : 이하 "ITO"라 함), 인듐-징크-옥사이드(Indium-Zinc-Oxide : 이하 "IZO"라 함) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : 이하 "ITZO"라 함) 중 어느 하나로 형성된다.
이러한 박막트랜지스터의 기판을 구성하기 위해서는 적어도 9번의 마스크공정이 필요하다. 마스크 수가 많으면 그 만큼 각 층을 패터닝할 때 공정수와 공정시간이 늘어나게 됨은 물론 생산성과 수율이 저하되는 문제점이 있다.
또한, 박막트랜지스터는 LDD영역이 게이트영역에 자기정합되어 있어 신뢰성을 확보할 수 없으며, 게이트전극을 형성한 후 게이트전극을 마스크로 N+도핑이 되어 누설전류를 제어하기 어려운 문제점이 있다.
따라서, 본 발명의 목적은 공정수를 줄일 수 있는 박막트랜지스터의 제조방법을 제공하는 데 있다.
또한, 본 발명의 목적은 누설전류를 제어할 수 있는 박막트랜지스터의 제조방법을 제공하는 데 있다.
도 1 내지 도 9는 종래 박막트랜지스터의 제조방법을 단계적으로 나타내는 단면도.
도 10은 본 발명에 따른 박막트랜지스터를 나타내는 단면도.
도 11 내지 도 18은 도 10에 도시된 박막트랜지스터의 제조방법을 단계적으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2,52 : 기판4,54 : 버퍼층
6,56 : 활성층8,58 : 엘디디영역
10,60 : 포토레지스트패턴12,62 : 게이트전극
22,72 : 게이트라인24,74 : 층간절연막
26,76 : 접촉홀28N,28P,78N,78P : 소스전극
30N,30P,80N,80P : 드레인전극32,82 : 보호층
36,86 : 화소전극
상기 목적들을 달성하기 위하여, 본 발명에 따른 박막트랜지스터의 제조방법은 기판 상부에 활성층을 형성하는 단계와, 활성층의 양측에 불순물을 이온주입하여 제1 불순물영역을 형성하는 단계와, 활성층 상에 게이트절연막을 형성하는 단계와, 게이트절연막 상에 금속층을 증착하는 단계와, 금속층 상에 이후에 형성될 게이트전극보다 큰 폭을 갖는 포토레지스트패턴을 형성하는 단계와, 포토레지스트패턴으로 금속층을 패터닝하여 게이트전극을 형성하는 단계와, 포토레지스트패턴으로 제1 불순물영역 내에 불순물을 더 이온주입하여 제2 불순물영역을 형성하는 단계를 포함한다.
상기 불순물은 N형인 것을 특징으로 한다.
상기 제1 불순물영역은 게이트전극의 외곽으로 신장되어 형성된다.
상기 제2 불순물영역을 형성한 후 게이트절연막 상에 게이트전극을 덮도록 층간절연막을 형성하는 단계와, 제1 및 제2 불순물영역과 부분적으로 접촉하는 소스전극 및 드레인전극을 형성하는 단계를 추가로 포함한다.
상기 목적들을 달성하기 위하여, 본 발명에 따른 박막트랜지스터는 반도체층 상부에 게이트절연막을 사이에 두고 형성되는 게이트전극과, 반도체층 내에 게이트전극보다 작은 폭을 갖는 채널의 양측에 게이트전극의 외곽으로 신장된 제1 불순물영역과, 반도체층 내에 제1 불순물영역에 인접하는 제2 불순물영역과, 게이트전극과 층간절연막을 사이에 두고 제1 및 제2 불순물영역과 부분적으로 접촉하는 소스전극 및 드레인전극을 구비한다.
상기 제1 불순물영역의 이온농도는 제2 불순물영역의 이온농도보다 낮은 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 10 내지 도 18을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 10을 참조하면, 본 발명에 따른 박막트랜지스터는 N형 박막트랜지스터(N)와 P형 박막트랜지스터(P)를 구비한다.
N형 박막트랜지스터(N)는 기판(52) 상부에 제1 활성층이 형성되며, 제1 활성층을 덮는 게이트절연막(72) 상에 제1 게이트전극(62N)이 형성된다. 제1 활성층(56N) 내에 제1 게이트전극(62N)보다 작은 폭을 갖는 제1 채널(64C)의 양측에 제1 게이트전극(62N)의 외곽으로 신장된 LDD영역(58L)과, 제1 활성층 내에 LDD영역(58L)에 인접하는 제1 소스 및 드레인영역(64S,64D)이 형성된다. 제1 게이트전극(62N)과 층간절연막(74)을 사이에 두고 제1 소스 및 드레인영역(64S,64D)과 부분적으로 접촉하는 제1 소스 및 드레인전극(78N,80N)이 형성된다. 이외에도, 제1 소스 및 드레인전극(78N,80N)은 보호층(82)을 사이에 두고 제1 화소전극(86N)과 전기적으로 접촉된다.
LDD영역(58L)이 제1 게이트전극(62N)의 외곽으로 신장되어 형성되어 누설전류를 최소화할 수 있으며, 동일한 포토레지스트패턴으로 제1 게이트전극(62N)을 형성하고, LDD영역(58L)에 불순물을 더 이온주입하여 제1 소스 및 드레인영역(64S,64D)을 형성함으로써 공정수를 줄일 수 있다.
P형 박막트랜지스터(P)는 기판(52) 상부에 제2 활성층이 형성되며, 제2 활성층을 덮는 게이트절연막(72) 상에 제2 게이트전극(62P)이 형성된다. 제2 활성층 내에 제2 게이트전극(62P)의 폭과 동일한 채널(70C)을 사이에 두고 제2 소스 및 드레인영역(64S,64D)이 형성된다. 제2 게이트전극(62P)과 층간절연막(72)을 사이에 두고 제2 소스 및 드레인영역(70S,70D)과 부분적으로 접촉하는 제2 소스 및 드레인전극(78P,80P)이 형성된다. 이외에도, 제2 소스 및 드레인전극(78P,80P)은 보호층(80)을 사이에 두고 제2 화소전극(86P)과 전기적으로 접촉된다.
도 11 내지 도 18은 도 10에 도시된 박막트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.
도 11을 참조하면, 기판(52) 상부에 버퍼층(54)과 제1 및 제2활성층(56N,56P)이 형성된다.
버퍼층(54)은 P형 트랜지스터영역(P)과 N형 트랜지스터영역(N)을 갖는 기판(52) 상에 산화실리콘(SiO2) 등을 화학기상증착(Chemical Vapor Deposition ; CVD)방법으로 전면 증착하여 형성된다.
버퍼층(54) 상에 아몰퍼스실리콘막을 증착한 후 패터닝한다. 패터닝된 아몰퍼스실리콘막을 레이저를 이용하여 결정화시킴으로써 폴리실리콘막의 제1 및 제2 활성층(56N,56P)이 형성된다. 제1 활성층(56N)은 N형 트랜지스터영역(N)에 형성되며, 제2 활성층(56P)은 P형 트랜지스터영역(P)에 형성된다.
도 12를 참조하면, 기판(52) 상부에 포토레지스트를 도포한 후 노광 및 현상에 의해 P형 트랜지스터영역(P)의 전면을 덮고 N형 트랜지스터영역(N)의 소정부분을 노출시키는 제1 포토레지스트패턴(60)이 형성된다.
제1 포토레지스트패턴(60)을 마스크로 이용하여 N형 트랜지스터영역(N)의 노출된 제1 활성층(56N)의 일부에 불순물 이온을 저농도로 도핑하여 N형 트랜지스터영역의 LDD영역(58L)이 된다.
도 13을 참조하면, 기판(52) 상에 게이트절연막(72)을 형성한 후 제1 게이트전극(62N)이 형성된다.
게이트절연막(72)은 버퍼층(54) 상에 산화실리콘(SiO2) 등의 절연물질을 증착하여 형성된다.
게이트절연막(72) 상에 알루미늄(Al) 또는 구리(Cu) 등의 금속층(62)을 증착한다. 이 금속층(62) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 P형 트랜지스터영역(P)을 덮고 N형 트랜지스터영역(N)의 일부를 노출시키는 제2 포토레지스트패턴(66)이 형성된다.
제2 포토레지스트패턴(66)을 마스크로 이용하여 금속층(62)을 식각하여 제1 게이트전극(62N)이 형성된다. 이 때, 제1 게이트전극(62N)은 제2 포토레지스트패턴(66)의 안쪽에서 형성되도록 금속층(62)을 과식각하여 형성된다. 제2 포토레지스트패턴(66)으로부터 안쪽으로 형성되는 제1 게이트전극(62N)은 등방성식각기술로 제2 포토레지스트패턴(66)의 양측을 기준으로 좌측과 우측이 동일한 기준만큼 들어가게 형성된다.
그런 다음, 제2 포토레지스트패턴(66)을 마스크로 이용하여 N형 트랜지스터의 LDD영역(58L)에 인(P) 또는 비소(As) 등의 N형 불순물 이온을 고농도로 도핑하여 N형 트랜지스터(N)의 불순물영역인 제1 소스 및 드레인영역(64S,64D)이 형성된다. 이 소스 및 드레인영역(64S,64D)은 제2 포토레지스트패턴(66)을 마스크로 이용하여 형성됨으로써 LDD영역(58L)이 제1 게이트전극(62N)보다 연장되어 형성된다.
이에 따라, 제1 게이트전극(62N)과 N형 불순물 이온주입을 동시에 실행함으로써 마스크 수를 줄일 수 있다.
도 14를 참조하면, 게이트절연막(72) 상에 제2 게이트전극(62P)이 형성된다.
제1 게이트전극(62N)과 동일하게 증착된 금속층(62) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 N형 트랜지스터영역(N)을 덮고 P형 트랜지스터영역(P)의 일부를 노출시키는 제3 포토레지스트패턴(68)이 형성된다.
제3 포토레지스트패턴(68)을 마스크로 이용하여 금속층(62)을 식각하여 제2 게이트전극(62P)이 형성된다.
이러한 제2 게이트전극(62P)을 마스크로 이용하여 P형 트랜지스터영역(P)의 제2 활성층(56P)에 보론(B) 또는 BF2 등의 P형 불순물을 이온 도핑하여 P형 트랜지스터(P)의 제2 소스 및 드레인영역(70S,70D)이 형성된다.
제2 활성층(56P)의 제2 소스영역(70S)과 제2 드레인영역(70D) 사이의 제2 게이트전극(62P)과 대응하는 부분은 P형 박막트랜지스터(P)의 채널 영역(70C)이 된다.
이후, 기판(52) 전면에 레이저 등과 같은 열에너지에 의한 어닐링공정을 진행하여 각 활성층에 형성된 각각의 이온영역을 활성화시킨다.
도 15를 참조하면, 게이트절연막(72) 상에 층간절연막(74)이 형성된다.
층간절연막(74)은 게이트절연막(72) 상에 절연물질을 증착하여 형성된다.
이 층간절연막(74) 상에 제1 및 제2 소스접촉홀(76a,76c)과 제1 및 제2 드레인접촉홀(76b,76d)이 형성된다. 제1 및 제2 소스접촉홀(76a,76c)은 게이트절연막(72) 및 층간절연막(74)을 관통하여 불순물영역인 제1 및 제2 소스영역(64S,70S)이 노출되도록 형성된다. 제1 및 제2 드레인접촉홀(76b,76d)은 게이트절연막(72) 및 층간절연막(74)을 관통하여 불순물영역인 제1 및 제2 드레인영역(64D,70D)이 노출되도록 형성된다.
도 16을 참조하면, 층간절연막(74) 상에 제1 및 제2 소스전극(78N,78P)과 제1 및 제2 드레인전극(80N,80P)이 형성된다.
제1 및 제2 소스전극(78N,78P)과 제1 및 제2 드레인전극(80N,80P)은 층간절연막(74) 상에 금속층을 증착한 후 패터닝함으로써 형성된다. 이 제1 및 제2 소스전극(78N,78P)은 제1 및 제2 소스접촉홀(77a,76c)을 통해 활성층의 제1 및 제2 소스영역(64S,70S)과, 제1 및 제2 LDD영역(58L,88L)과 전기적으로 접촉된다. 제1 및 제2 드레인전극(80N,80P)은 제1 및 제2 드레인접촉홀(76b,76d)을 통해 활성층의 제1 및 제2 드레인영역(64D,70D)과, 제1 및 제2 LDD영역(58L,88L)과 전기적으로 접촉된다. 즉, 제1 및 제2 소스전극(64S,70S)과 제1 및 제2 드레인전극(64D,70D)이 제1 및 제2 LDD영역(58L,88L)의 일부와 중첩되어 형성되므로 누설전류를 제어하기가 쉽다.
도 17을 참조하면, 층간절연막(74) 상에 보호층(82)이 형성된다.
보호층(82)은 층간절연막(74) 상에 제1 및 제2 소스전극(64S,70S)과 제1 및 제2 드레인전극(64D,70D)을 덮도록 산화실리콘(SiO2)등의 절연물질을 증착하여 형성된다.
이 보호층(82) 상에 제1 및 제2 화소접촉홀(84a,84b)이 형성된다. 보호층(82)을 관통하는 제1 및 제2 화소접촉홀(84a,84b)을 통해 제1 및 제2 드레인전극(80N,80P)의 표면이 노출된다.
도 18을 참조하면, 보호층(82) 상에 제1 및 제2 화소전극(86N,86P)이 형성된다.
제1 및 제2 화소전극(86N,86P)은 보호층(82) 상에 투명전도성물질을 증착한 후 패터닝함으로써 형성된다. 이 제1 화소전극(86N)은 제1 화소접촉홀(84a)을 통해 제1 드레인전극(80N)과 전기적으로 접촉된다. 제2 화소전극(86P)은 제2 화소접촉홀(84b)을 통해 제2 드레인전극(80P)과 전기적으로 접촉된다.
제1 및 제2 화소전극(86N,86P)은 투명전도성물질인 ITO, IZO, ITZO 중 어느 하나로 형성된다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터의 제조방법은 엘디디영역이 게이트전극보다 길게 신장되어 형성되어 엘디디영역과 소스전극 및 드레인전극이 전기적으로 접촉되어 누설전류를 최소화할 수 있다. 또한, 활성화공정시 엘디디영역과 N+영역의 계면의 도핑손상을 쉽게 회복할 수 있다. 뿐만 아니라, 이온주입공정과 동시에 게이트전극을 형성함으로써 공정수와 공정시간이 단축됨은 물론 생산성과 수율이 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 기판 상부에 활성층을 형성하는 단계와,
    상기 활성층의 양측에 불순물을 이온주입하여 제1 불순물영역을 형성하는 단계와,
    상기 활성층 상에 게이트절연막을 형성하는 단계와,
    상기 게이트절연막 상에 금속층을 증착하는 단계와,
    상기 금속층 상에 이후에 형성될 게이트전극보다 큰 폭을 갖는 포토레지스트패턴을 형성하는 단계와,
    상기 포토레지스트패턴으로 상기 금속층을 패터닝하여 게이트전극을 형성하는 단계와,
    상기 포토레지스트패턴으로 상기 제1 불순물영역 내에 상기 불순물을 더 이온주입하여 제2 불순물영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 불순물은 N형인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 불순물영역은 상기 게이트전극의 외곽으로 신장되어 형성되는 것을특징으로 하는 박막트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2 불순물영역을 형성한 후
    상기 게이트절연막 상에 상기 게이트전극을 덮도록 층간절연막을 형성하는 단계와,
    상기 제1 및 제2 불순물영역과 부분적으로 접촉하는 소스전극 및 드레인전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 기판 상부에 폴리실리콘형 반도체층을 구비하는 박막트랜지스터에 있어서,
    상기 반도체층 상부에 게이트절연막을 사이에 두고 형성되는 게이트전극과,
    상기 반도체층 내에 게이트전극보다 작은 폭을 갖는 채널의 양측에 상기 게이트전극의 외곽으로 신장된 제1 불순물영역과,
    상기 반도체층 내에 제1 불순물영역에 인접하는 제2 불순물영역과,
    상기 게이트전극과 층간절연막을 사이에 두고 상기 제1 및 제2 불순물영역과 부분적으로 접촉하는 소스전극 및 드레인전극을 구비하는 것을 특징으로 하는 박막트랜지스터.
  6. 제 5 항에 있어서,
    상기 제1 불순물영역의 이온농도는 상기 제2 불순물영역의 이온농도보다 낮은 것을 특징으로 하는 박막트랜지스터.
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