KR20030028816A

KR20030028816A - 노이즈 형성 디지털 주파수 합성

Info

Publication number: KR20030028816A
Application number: KR10-2003-7002666A
Authority: KR
Inventors: 쉰티모씨더블류.
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2000-08-24
Filing date: 2001-08-01
Publication date: 2003-04-10
Also published as: TW503621B; WO2002017050A2; KR100865662B1; US6396313B1; CN1447935A; AU2001279121A1; EP1311935A2; JP4620931B2; JP2004507916A; CN1447935B; WO2002017050A3

Abstract

자동 테스트 장치용 클록 발생기는 기준클록으로부터 클록신호를 발생한다. 소망의 클록신호를 발생하기 위하여, 클록 발생기는 기준클록 주기의 정수와 동일하고 소망의 클록주기 플러스 또는 마이너스 양자화 에러와 동일한 주기를 가진 시간-양자화 신호를 생성한다. 소망의 클록신호의 각 사이클동안, 노이즈-셰이핑 재양자화기가 노이즈-형성 신호를 발생하기 위하여 양자화 에러를 처리한다. 노이즈-형성 신호는 가변 파이프라인 지연의 지연 값을 설정한다. 가변 파이프라인 지연은 노이즈-형성 신호에 기초하여 기준 클록 사이클의 정수배만큼 시간-양자화 신호의 각 주기를 조정한다. 양자화 에러를 노이즈 형성하고 선택적으로 시간-양자화 신호를 지연시키는 효과는 시간-양자화 신호에서의 지터를 상대적으로 저 주파수로부터 상대적으로 고 주파수로 시프트하여, 위상-동기 루프에 의해 필터링될 수 있게 한다.

Description

노이즈 형성 디지털 주파수 합성{NOISE-SHAPED DIGITAL FREQUENCY SYNTHESIS}

ATE 시스템에선, 기준 클록으로부터 정확한, 로우-지터 클록 신호를 발생시킬 필요가 있다. 소망 클록 주파수가 기준 클록 주파수의 정수분의 일이면, 카운터와 같은 간단한 주파수 체감기가 사용될 수 있다. 마찬가지로, 소망 클록 주파수가 기준 클록 주파수의 정수배이면, 주파수 체배기가 사용될 수 있다. 주파수 체배기는 피드백 경로에서 주파수 체감기를 갖춘 위상-동기 루프 또는 필터가 뒤이어지는 고주파 발생기의 형태를 가질 수 있다.

주파수 체감 및 체배는 흔히, 기준 클록 주파수에 대해 N/M 관계를 갖는 신호를 제공하는, 단일 시스템에 조합된다. 이들 시스템의 성능은 N 및 M이 크게 되는 경우 열화되는 경향이 있다. N 및 M을 작은 값으로 제한하는 것은 주파수 레졸루션을 열화시킨다.

다이렉트 디지털 합성(DDS)이라 불리는 대안 방법은 복잡도가 증가되긴 하지만, 임의의 고주파수 레졸루션을 제공한다. 도 1은 클록 신호 발생을 위한 종래의 DDS를 예시한다. 위상 누산기(114)는 기준 클록의 사이클 당 한번 증가된다. 위상 누산기(114)의 각각의 증분의 사이즈는 주파수 체감기(110)의 출력으로 표현된다. 이 값은 소망 출력 클록의 주파수를 위상 누산기(114)의 풀-스케일값(명목상 1)을 곱하고, 기준 클록의 주파수로 나눈 값과 동일하다. 예를들어, 기준 클록의 주파수가 100MHz라 하면, 주파수 체감기(110)의 출력에서의 값은 1MHz 출력 클록을 발생시키기 위해 명목상 1/100이어야 할 것이다. 위상 누산기(114)는 기준 클록의 각각의 사이클에서 1/100 만큼 씩 증가되어진다.

이러한 증분 작용은 위상 누산기(114)가 그 풀-스케일값에 도달되어지게 하고 소망하는 출력 클록의 주기 마다 "롤 오버(roll over)"한다. 따라서 위상 누산기(114)에 저장된 값은 0 내지 2π 라디안을 나타내는 제로 내지 풀-스케일값으로, 소망 출력 클록의 상대 위상을 표현한다. 기준 클록의 각각의 사이클에서, 조사 테이블(116)은 위상 누산기(114)에 저장된 위상을 소망 출력 파형(일반적으로 그 순간에서의 위상의 정현)의 디지털 표현으로 변환한다. 디지털-아날로그 변환기(118)는 상기 디지털 표현을 전압으로 변환하고, 필터는 그 출력 신호로부터 필요없는 찌거기를 제거한다.

DDS의 성능은 일반적으로 조사 테이블(116)의 엔트리의 수와 디지털-아날로그 변환기(118)의 레졸루션에 의해 제한된다. 흔히, 필터는 변환시에 찌거기를 제거하기엔 충분하지 못하고, 변환기의 출력에 위상 동기 루프(120)를 추가하는 것이 필요하다. 그 결과 구현은 당업자에게 알려진 바와 같이, 복잡하고 비용이 많이드는 경향이 있다.

클록 신호를 발생시키기 위한 다른 대안은 매사추세츠주 보스톤 소재의 테라다인사에 허여된, 미국특허 제 5,274,796호에 개시되어 있다. 이 특허에서, 각각의 사이클이 기준 클록 사이클의 정수배에다 비정수 지연을 합한 것으로 된, 클록 신호를 산출하는 타이밍 발생기가 개시되어 있다. 보간기는, 기준 클록 사이클의 손실된 소수 부분에 기인한 에러를 보정하기 위해, 사이클 기준으로, 디지털식으로 유도된 "레지듀(residue)" 신호에 응답하여 비정수 지연을 제공한다. 정확하긴 하지만, 상기 보간기는 보간기 자체의 고가에 기인하여, 비용이 많이드는 경향이 있다.

본 발명은 전자부품을 위한 자동 테스트 장비(ATE; automatic test equipment)에 관한 것으로, 더욱 상세히는 ATE 시스템에 사용하기 위한 클록 신호 합성에 관한 것이다.

도 1은 종래의 다이렉트 디지털 합성 기술을 사용하여 동작하는 주파수 합성기의 개략 블록도.

도 2는 본 발명에 따른 클록 발생기의 개략 블록도.

도 3은 도 2의 클록 발생기에 사용하기 위한 가변 파이프라인 지연의 상세 블록도.

도 4는 도 2의 클록 발생기에 사용하기 위한 노이즈-형성 재양자화기의 상세 블록도.

상기한 사항을 고려하여, 본 발명의 목적은 종래 기술을 사용하는 것에 의한것 보다 경제적일 수 있는, 기준 클록으로부터 클록 신호를 발생시키는 것이다.

이러한 목적 기타 목적 및 이점을 달성하기 위해, 클록 발생기는 양자화 에러 범위내에서 소망 클록 신호의 주기와 동일한 주기를 갖는 시간-양자화 신호를 산출한다. 노이즈-형성 재양자화기는 노이즈-형성 값을 발생시키기 위해 사이클 기준으로 양자화 에러를 처리하고, 가변 파이프라인 지연은 노이즈-형성 값에 기초하여, 기준클록 주기의 정수배 만큼 시간-양자화 신호를 지연시킨다. 노이즈-형성 값에 응답하여 시간-양자화 신호를 선택적으로 지연시키고 양자화 에러에 대한 노이즈 형성의 효과는 비교적 저주파수로부터 비교적 고주파수로 시간-양자화 신호에서의 지터를 시프팅시키는 것이다. 위상 동기 루프는 나머지 고주파 지터를 필터링하기 위해 사용된다.

본 발명의 목적, 장점 및 새로운 특징은 첨부도면과 하기의 설명으로부터 명백하게 될 것이다.

구조

도 2는 본 발명에 따른 클록 발생기(200)의 개략 블록도이다. 클록 발생기(200)는 도 1의 DDS 토폴로지와 외형적으로 유사한 형태를 갖는다. 예를들어, 클록 발생기(200)는 도 1의 위상 누산기(114)와 유사한 주기 누산기(214)를 포함한다. 클록 발생기(200)는 또한 도 1의 주파수 체감기(110)와 위상 동기 루프(120)와 유사한 주파수 체감기(210)와 위상 동기 루프(220)를 포함한다.

그러나, 도 1의 위상 누산기(114)와 비교하면, 주기 누산기(214)는 정상 동작 동안 그 풀-스케일 값에 도달하지 못하고, 따라서 자동적으로 롤오버하지 못한다. 대신에, 주기 누산기(214)는 기준 클록의 각각의 사이클에서 감소된다. 주기 누산기의 내용은 제로 보다 크고 풀-스케일 값 보다 작은 값 사이에서 발진하게 한다.

발진은, 주기 누산기(214)와 협력하여 작용하는, 언더플로우 검출기(224), 합산기(212), 주파수 체감기(210) 및, 멀티플렉서(222)의 작용에 의해 행해진다. 언더플로우 검출기(224)는 주기 누산기(214)의 출력에 연결되고 그 내용을 모니터링한다. 주기 누산기(214)의 내용이 1 보다 작으면, 언더플로우 검출기(224)는 언더플로우신호를 표명한다. 주기 누산기(214)의 내용이 1 보다 크거나 같으면, 언더플로우신호를 표명해제 한다.

도 2에 도시된 바와 같이, 언더플로우신호는, 두 개 입력을 수신하여 한 개 출력을 제공하는, 멀티플렉서(222)의 SELECT 입력을 제어한다. 멀티플렉서(222)의 제1 입력은 주파수 체감기(210)의 출력에 연결되고, 제2 입력은 고정 레벨 "0"를 수신한다. 주파수 체감기(210)는 그 출력에서 그 두 개의 입력의 몫인, 기준 클록 주기로 나뉜 소망 주기를 산출한다. 이 몫은, 각각의 소망 출력 주기에서 기준 클록 주기의 갯수, 주파수 체감기의 수치 정밀도와 동일하다. 언더플로우 신호가 표명 및 표명해제됨에 따라, 몫 및 값 "0"은 합산기(212)에 의해 각각 주기 누산기(214)에 더해진다. 합산기(212)는 또한 모든 기준 클록 사이클에서 주기 누산기(214)의 내용을 감소시키기 위해, "-1" 값을 주기 누산기(214)에 합산한다.

이러한 구조에 따라, 언더플로우 신호는 주파수 체감기(210)에 입력된 소망 주기 입력과 정확히 동일한 주기로 발진하게 된다. 상기 주기가 시간에 대해 평균적으로 정확하긴 하지만, 언더플로우 신호의 임의의 개별 사이클은 한 기준 클록 주기까지 에러를 갖는다. 언더플로우 신호는 따라서, 한 기준 클록 주기까지 양자화 에러를 갖는, 소망 클록 신호의 시간-양자화 신호로서 간주될 수 있다.

데이터 변환분야의 당업자는, 신호의 충실도를 손상시키지 않고, 비교적 고레졸루션 디지털 신호를 비교적 저레졸루션 디지털 신호로 재양자화하기 위해 "노이즈 형성(noise shaping)"이라는 기술을 수년 동안 이용하여 왔다. 예를들어, 노이즈 형성은 16-비트 값으로 표현된 신호를 12-비트 값으로 매핑시키는 데에 사용되어 왔다. 노이즈 형성의 이점 없이, 16-비트 값은 12-비트 값의 빈(bin)에서 사용하기에 적합하도록 단순히 트런케이팅되고, 따라서 LSB의 소수부분을 구성하는, 최종 트런케이션 에러는 단순히 무시된다. 노이즈 형성을 통해, 트런케이션 에러는 저장되고, 기타 샘플에 더해지거나 그로부터 감해진다. 노이즈 형성의 순전한 효과는 재양자화된 신호의 노이즈 스펙트럼을 비교적 평탄한 특성으로부터 저주파수에서 감소되고 고주파수에서 증가되는 것으로 재분배하는 것이다. 고 주파수 노이즈는, 노이즈 형성 없이 제공될 수 있었던 것 보다 낮은 노이즈를 갖는 신호로 되게하는, 저가의 저역 통과 필터에 의해 제거될 수 있다.

본 발명의 뛰어난 개량은, 신호 레벨에 주로 적용되어진, 노이즈-형성 기술을 신호의 타이밍에 적용하는 것이다. 종래 기술에서와 같이, 전압-레벨 노이즈의 스펙트럼을 시프팅하는 대신에, 본 발명은 지터의 스펙트럼을 시프팅하는 것이다.

도 2를 계속 참조하면, 언더플로우 검출기(224)로부터의 언더플로우 신호는 가변 파이프라인 지연(226)의 입력에 제공된다. 가변 파이프라인 지연(226)은 언더플로우 신호의 통과를 기준 클록 주기의 정수배 만큼 지연시킨다. 노이즈-형성 재양자화기(228)는 이 지연에서 기준 클록 주기의 수를 설정한다.

도 3에 도시된 바와 같이, 노이즈-형성 재양자화기(228)는 그 내용을 수신하기 위해 주기 누산기(214)에 연결된 데이터 입력, 및 언더플로우 신호를 수신하기 위해, 언더플로우 검출기(224)의 출력에 연결된 클록 입력을 갖는다. 언더플로우 신호가 표명될 때 마다, 노이즈-형성 재양자화기는 새로운 출력값을 산출한다.

가변 파이프라인 지연(226)은 기준 클록의 주기-"새로운" 레졸루션에서 형성된 언더플로우 신호를 표현한다. 노이즈-형성된 언더플로우 신호의 각각의 주기는 기준 클록 주기의 정수배(노이즈 형성 이전의 언더플로우 신호에서와 같이)일지라도, 그것의 에러는 고주파수에서 현저하게 발생하도록 재형성된다. 저주파수에서 고주파수로 시프팅된 스펙트럼 에러로, 나머지 고주파수 노이즈(지터)는 위상 동기 루프(220)에 의해 용이하게 제거된다. 위상 동기 루프의 출력에서의 신호는 매우 낮은 지터 및 정밀하게 제어된 주파수를 갖는다.

상세한 토폴로지

가변 파이프라인 지연

도 3은 도 2의 클록 발생기(200)에 사용에 적합한 가변 파이프라인 지연(226)의 예이다. 도 3에 도시된 바와 같이, 가변 파이프라인 지연(226)은 기준 클록에 의해 공통적으로 클록킹되고 직렬로 종속접속된 복수개의 1-비트 D 플립플롭(310a-310n)을 포함한다. 언더플로우 신호는 D 플립플롭(310a)의 D-입력에 제공된다. 언더플로우 신호의 값은 기준 클록의 사이클 당 한번씩, 한 플립플롭의출력으로부터 다음 출력에 전달된다. 플립플롭(310a-310n)의 작용은 시프트 레지스터의 작용과 유사하다.

언더플로우 신호 및 각각의 D 플립플롭의 출력은 멀티플렉서(312)의 각각의의 입력에 연결된다. 이들 입력 중의 하나는 선택 신호"N/S"에 응답하여, 멀티플렉서(312)의 출력으로의 전달을 위한 시간에 선택된다. 선택 신호 N/S는 노이즈-형성 재양자화기(228)에 의해 발생된다. 선택된 입력에 기초하여, 멀티플렉서(312)의 출력은 직접적인 언더플로우 신호이거나 기준 클록 사이클의 정수 배 만큼 지연된 언더플로우 신호의 한 형태일 수 있다. 따라서 지연 값은 0 내지 n 클록 사이클까지 변동하고, n은 플립플롭(310a-310n)의 갯수이다.

플립플롭(310a-310n) 및 멀티플렉서(312)는 고유 전파 지연을 갖기 때문에, 멀티플렉서(312)로부터의 출력 신호는 통상적으로 기준 클록과 정렬되지 않는다. 따라서, 멀티플렉서(312)의 출력과 기준 클록의 활성 에지를 재정렬하기 위해, 추가의 플립플롭(314)이 멀티플렉서(312)의 출력에 제공되는 것이 바람직하다. 플립플롭(314)이 지연의 한 기준 주기를 가변 파이프라인 지연(226)의 출력에 추가할 지라도, 지연은 지연된 출력 신호("지연된 언더플로우"로 표기됨)의 주기에 영향을 미치지 않는다.

노이즈-형성 재양자화기(228)의 차수는 가변 파이프라인 지연(226)에서 최소 갯수의 플립플롭(310a-310n)을 결정한다. 공지된 바와 같이, 3차 노이즈 형성기는 (상기한) 8개의 상이한 조정값을 제공한다. 가변 파이프라인 지연(226)은 전체 8개의 상이한 지연 선택사항을 제공하기 위해 적어도 7개의 D 플립플롭(310a-310n)을 필요로 된다. 멀티플렉서(312)는 적어도 8개의 입력을 필요로 한다. 단지 2차 노이즈 형성기만을 필요로 하면, 노이즈 형성기는 단지 4개의 조정값을 산출하고, 단지 3개의 D 플립플롭(310a-310n)이 필요하게 된다.

노이즈-형성 재양자화기

도 4는 도 2의 클록 발생기(200)에 사용하기에 적합한 노이즈-형성 재양자화기(228)을 예시한다. 노이즈-형성 재양자화기("노이즈-형성기"로도 칭함)의 기본 구조는 데이터 변환분야의 당업자에게 공지되어 있고, 노이즈-형성 재양자화기(228)는 양호하게 이해할 수 있는 구조로 구성된다.

종래 노이즈-형성 재양자화기는 일반적으로 "정수"부로 간주되는 제1 부분과, "소수"부로 간주되는 제2 부분으로 입력 데이터 스트림을 분리함으로써 동작한다. 그러나, 노이즈 형성기가 동작할 때 주기 누산기(214)의 내용("레지듀"로 표기됨)은 언제나 1 보다 작으므로, 하나의 소수 부분만이 처리될 필요가 있다. 입력 신호의 정수부만을 처리하는 종래의 노이즈 형성기의 부분은, 필요치 않으므로, 노이즈-형성 재양자화기(228)로부터 제거된다.

도 4에 도시된 바와 같이, 노이즈-형성 재양자화기(228)는 두 개 입력을 수신하고 한 개 출력을 발생한다. 제1 입력은 레지듀 신호 즉, 주기 누산기(214)의 내용이다. 제2 입력은 언더플로우 신호이다. 언더플로우 신호는 노이즈-형성 재양자화기(228)를 위한 클록 신호로서 효과적으로 작용하고, 주기 누산기(214)의 내용이 1 보다 작게될 때 마다 그것의 상태를 갱신한다.

레지듀 및 언더플로우 신호에 응답하여, 노이즈-형성 재양자화기(228)는 그범위가 노이즈-형성 재양자화기의 차수에 종속하여 변동하는, 출력신호 N/S를 발생시킨다. 도 4의 노이즈-형성 재양자화기(228)는 3차 노이즈-형성기이다. 이와같은 형성기에서, -3 내지 +4 인 범위에 이르는, 8개의 상이한 출력값을 발생시킨다.

이들값은 3-비트 이진수로서 표현되고, 이것들은 가변 파이프라인 지연(226)의 멀티플렉서(312)의 선택 입력에 직접제공된다. 멀티플렉서(312)의 연결은 -3인 값이 최소 지연을 갖는(직접적으로 언더플로우 신호) 경로를 선택하고, 증가하는 지연에 의한 경로를 선택하는 값을 증가시키도록, 배열된다. +4의 값은 체인(310a-310n)(도시되지 않음)에서 7번째 D 플립플롭의 출력을 선택한다. 노이즈-형성 재양자화기(228)의 출력 N/S는, 레지듀 값이 1 미만에 있는 경우, 주기 누산기(214)에 포함되어 있는 레지듀 값에 응답하여, 가변 파이프라인 지연(226)의 지연을 조정한다.

일반적으로, 노이즈-형성기의 차수가 높을수록, 노이즈-형성기는 노이즈를 저주파수로부터 고주파수로 변환시킨다. 그러므로, 고차 노이즈-형성기가 일반적으로 바람직하다. 그러나, 고차 노이즈-형성기는 추가 공간을 차지하고, 저차 노이즈-형성기 보다 더욱 복잡한 구성을 갖는다. 고차 노이즈-형성기는 가변 파이프라인 지연(226)이 추가 플립플롭을 갖고, 멀티플렉서(312)가 추가 입력을 가질 것을 필요로 한다. 성능과 복잡도간에 양호한 조화가 3차 노이즈-형성기에 이용될 수 있음을 알게되었다.

더욱 상세히 노이즈 형성기를 검토함에 있어서, 도 4의 3차 노이즈-형성 재양자화기(228)는 복수개의 합산기(410,414,418,422,424,426 및 428) 및 복수개의 래치(412,416,418,430 및 444)를 포함한다. 각각의 합산기는, 부호와 함께, 그 두 입력 값들을 더하고 하나의 출력신호를 산출한다.

래치(412,416 및 420)는 각각, 제1,제2 및 제3 종속접속된 누산기를 형성하도록 구성된다. 각각의 래치의 출력은 언더플로우 신호의 다음 표명시에 래치에 클록입력되는, 래치로의 후속 입력을 형성하기 위해 대응하는 합산기(합산기; 각각, 410,414 및 418)의 입력과 합산된다.

결과적으로, 누산기와 연관된 각각의 합산기의 출력은 수용하기에는 대응 래치에 대해 지나치게 크고, 오버플로우 신호가 산출된다. 제1,제2 및 제3 종속접속된 누산기로부터의 오버플로우 신호(각각, 신호(440,442 및 444))는 각각의 합산기의 출력으로부터 제거되고 N/S 출력에 직접 전달된다. 오버플로우 신호만 출력에 전달되는 것이 바람직하다.

노이즈-형성 재양자화기(228)는 오버플로우 신호를 노이즈 형성기의 출력에 보내도록 하기 위한 "제1 차분" 회로를 포함한다. 각각의 제1 차분 회로는 현재값(각각의 래치의 D-입력)으로부터 이전값(각각의 래치의 Q-출력)을 감산하기 위한 래치(각각, 예로서 430 또는 432)와 합산기(예로서 224 또는 228)를 포함한다. 합산기(422 및 426)는 N/S 출력신호를 산출하기 위해 제공된다.

본 발명을 명료하게 설명하기 위해, 도 4에 도시된 신호의 특정한 비트 폭은 도시되지 않았다. 래치와 합산기의 특정 구성 및 비트 폭도 역시 명료하게 하기 위해 생략되었다. 그러나, 노이즈-형성 재양자화기(228)의 상세 구성은 당업자에게 공지되어 있다. 당업자는 또한 도 4에 도시된 특정 토폴로지가 동일 결과를 나타내면서, 도시된 토폴로지와 매우 상이하게 보이도록 변경될 수 있음을 알것이다. 그러므로, 도 4의 토폴로지는 공지된 다양한 노이즈-형성기 토폴로지중의 한예로서 간주될 수 있고, 그 특정형태는 본 발명에 중요한 것은 아니다.

위상-동기 루프

상기한 바와 같이, 가변 파이프라인 지연(226)은 그 저주파수 스펙트럼 입력을 개선하기 위해 노이즈-형성되어 온 지연된 언더플로우 신호이다. 노이즈-형성에 의한 보정은 사이클단위 기준으로 상세히 나타내어지기 때문에, 지연된 언더플로우 신호로부터 지터를 필터링하는 프로세스는 사이클에서 사이클로의 타이밍 변화에 감응해야한다. 위상-동기 루프에 적용되는 바와 같이, 이것은 위상-동기 루프가 선형이어야 함을 알게되었다.

위상-동기 루프의 선형성은 위상-동기 루프의 위상 검출기가 선형 입력-출력 작용을 갖게함으로써 달성된다. 지연된 언더플로우 신호와 PLL 출력 신호(위상 검출기로의 두 입력)간의 위상 차가 두 배로 되면, 위상 검출기의 출력도 두 배로 된다. 위상 검출기가 선형성을 갖지 않으면, 본 발명이 그 완전한 장점을 달성하지 못하게 되는, 지터를 출력 클록에 더하는 주간변조 곱이 발생된다.

기준 클록 주파수에 근접하는 주파수를 갖는 클록을 발생시키기 위해, 추가의 성능 이점이 샘플-홀드기를 위상 검출기의 출력에 더함으로써 얻어질 수 있다. 샘플-홀드기는 출력 클록의 주기에 대해 고정된 위상에서, 출력 클록의 사이클당 한번 위상 검출기의 출력을 샘플링하도록 구성되는 것이 바람직하다. 이 고정된위상은 출력 클록의 영-교차에 대응한다. 제로-교차 근방의 간격은 지연된 언더플로우 신호의 노이즈-형성이 이상 검출기의 출력에 영향을 미치는 동안에서의 간격에 대응한다. 이들 간격 동안 샘플링하고 그들간에 홀딩함으로써, 노이즈-형성에 대한 위상 동기 루프의 감응도가 증대될 수 있다.

구현

위상-동기 루프(220)를 제외하고, 클록 발생기(200)는 전체적으로 디지털 하드웨어로 구현될 수 있다. 이 하드웨어는 이산 디지털 디바이스 형태 또는, 필드-프로그래머블 게이트 어레이(FPGA) 또는 주문형 특정응용 집적회로(ASIC) 또는 이들의 일부분의 형태를 취할 수 있다. 혼합신호 ASIC이 사용되면, 전체회로는 그 하나의 디바이스내에서 구현될 수 있다.

클록 발생기(200)의 구성부품의 비용은 위상-동기 루프를 제외하곤, 무시할 만하다. 위상-동기 루프는 자동 테스트 장비에서 광범위하게 사용된다. 클록 발생기(200)를 구성하는 디지털회로는 최소 추가 비용으로 정확하고, 낮은 지터 클록을 제공하기 위해 이미 위상-동기 루프를 사용하는 기존의 설계에 추가될 수 있다.

100MHz 기준 클록과 3차 노이즈 형성기의 사용으로, 서브-피코초 지터를 얻을 수 있다. 이 성능 레벨을 유지하면서, 위상-동기 루프(220)의 대역폭은, 수 마이크로초 정도로 세틀링 타임을 달성하기 위해, 100KHz 이상으로 설정될 수 있다.

대안

상기한 한 실시예로, 다양한 대안 실시예 또는 변형이 행해질 수 있다.

노이즈-형성 재양자화기(228)는 3차 노이즈 형성기로 설명되었다. 그러나,이것은 단지 예시적일 뿐이다. 복잡도가 증가하기 하지만 더욱 양호한 성능을 제공하는, 더욱 고차의 노이즈 형성기가 사용될 수 있다. 마찬가지로, 낮은 성능 및 복잡도를 갖는, 저차 노이즈 형성기도 사용될 수 있다.

상기한 바와 같이, 주기 누산기(214)는 기준 클록의 각각의 사이클에서 감소되고 그 내용이 1 이하로 되는 경우 증가된다. 이 구조는 당업자에 의해 광범위하게 변동될 수 있다. 예를들어, 주기 누산기는 임의 비트 수 만큼-감소시키는 대신-계수를 증가시킬 수 있고 그 내용이 임계치를 초가하는 경우 -증가시키는 대신-계수를 감소시킬 수 있게 할 수 있다. 증가 또는 감소시키는 것은, 주기 누산기가 두 작용에 의해 반대로 동작되는 한, 중요한 것은 아니다. 또한, 임계치는 "1"일 필요는 없고 주기 누산기가 리프레쉬되는 포인트를 나타내는 임의의 수일 수 있다. 통상적으로, 주기 누산기(214)는 32-비트 레지스터와 같은 복수-비트 레지스터이다. 수 "1"은 단순히 수학적 간단명료를 위해 선택되었다. 당업자는 소망 결과를 산출하기 위해 실제 이진값이 스케일링되어야 할 방법을 알고 있다.

상기한 설명에서, "소망" 출력 클록은 주파수 체감기(210)로의 입력인 몫과 동일한 주파수를 갖는다. 이것은 단지 예일 뿐이다. 주기 누산기(214)가 감소되는 양에 비해 주기 누산기(214)가 증가되는 양을 변동시킴으로써, 출력 클록 주기는 주파수 체감기(210)로의 입력인 "소망하는 입력"과 약간 상이하도록 변동될 수 있다. 출력 클록 주파수는 주파수 이득을 위상-동기 루프(220)에 적용함으로써도 변동될 수 있다. 당업자가 알 수 있는 바와 같이, 위상-동기 루프는 입력신호의 승산 및 제산에 의한 N/M 조합을 산출하기 위해, 또는 주파수를 증배 또는 체감하기위해 구성될 수 있다. 그러므로, 본 발명은 주파수 체감기(210)로의 입력값으로 정확하게 클록 신호를 산출하는 것에 제한되는 것으로 간주되지 않는다.

본 명세서에 개시된 본 발명의 특정 구현본 발명의 범위내에서 당업자에 의해 광범위하게 변동될 수 있다. 따라서, 본 발명은 첨부된 특허청구범위의 정신 및 범위에 의해서만 한정된다.

Claims

소망 주기를 가지는 소망 파형을 생성하는 방법에 있어서,

양자화 에러내에서 소망 주기와 실질적으로 동일한 주기를 가지는 시간-양자화된 신호를 발생시키는 단계;

상기 소망 파형의 매 사이클 기준으로 양자화 에러를 지시하는 레지듀 신호를 결정하는 단계;

적어도 하나의 노이즈 형성 신호를 발생시키기 위하여 상기 레지듀 신호를 노이즈 형성하는 단계; 및

상기 적어도 하나의 노이즈 형성 신호에 응답하여 결정된 간격만큼 상기 시간-양자화된 신호의 각 사이클을 선택적으로 지연시키는 단계;

를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 시간-양자화된 신호는 기준 클록에 응답하여 생성되고, 시간-양자화된 신호의 각 사이클은 기준 클록의 주기의 정수배와 실질적으로 동일한 주기를 가지는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 노이즈 형성하는 단계는 상기 시간-양자화된 신호에서의 지터를 비교적 저주파수로부터 비교적 고주파수까지 재분배하는 단계를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 선택적으로 지연시키는 단계는 지연된 시간-양자화 신호를 생성하고, 상기 지연된 시간-양자화 신호로부터 지터를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 4 항에 있어서, 상기 지터를 제거하는 단계는 상기 지연된 시간-양자화 신호를 위상-동기 루프를 통하여 통과시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 5 항에 있어서, 상기 위상-동기 루프는 상기 지연된 시간-양자화 신호가 상당량의 지터를 가질 때의 주파수보다 더 낮은 차단 주파수를 가지는 것을 특징으로 하는 방법.
제 6 항에 있어서, 상기 위상-동기 루프는 출력 신호를 발생하고 출력 신호를 발생시키는 위상 검출기를 포함하고,

상기 위상 검출기의 출력 신호를 택일적으로 샘플링 및 홀딩하는 단계를 더 포함하고,

상기 홀딩하는 단계는 위상-동기 루프의 출력 신호의 각 사이클과 관련하여 일관된 위상에서 일어나는 것을 특징으로 하는 방법.
제 2 항에 있어서, 상기 시간-양자화 신호를 발생시키는 단계는,

기준 클록의 각각의 주기에 응답하여 제 1 방향으로 레지스터를 증분시키는 단계;

상기 레지스터의 내용이 제 1 방향에서 소정 임계치와 교차하는 시기를 검출하는 단계; 및

상기 검출하는 단계에 응답하여 상기 제 1 방향과 반대인 제 2 방향으로 레지스터의 내용을 증분시키는 단계;

를 포함하는 것을 특징으로 하는 방법.
제 8 항에 있어서, 상기 제 2 방향으로 증분시키는 단계는 기준 클록 주기로 나눈 소정 주기와 일치하는 양만큼 레지스터를 증분시키는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 선택적으로 지연시키는 단계는 기준 클록 주기의 정수배 만큼 상기 시간-양자화 신호를 지연시키는 단계를 포함하는 것을 특징으로 하는 방법.
클록 발생기에 있어서,

기준 클록에 응답하여 시간-양자화된 신호를 발생하는 주기 양자화기;

상기 주기 양자화기에 연결되어 있고, 상기 시간-양자화된 신호의 양자화 에러에 응답하여 노이즈-형성 신호를 발생하는 노이즈-형성 재양자화기; 및

상기 주기 양자화기 및 노이즈-형성 재양자화기에 연결되어 있고, 상기 노이즈-형성 신호에 응답하여 시간-양자화된 신호의 사이클을 선택적으로 지연시키는 가변 파이프라인 지연기를 포함하는 것을 특징으로 하는 클록 발생기.
제 11 항에 있어서, 상기 가변 파이프라인 지연기에 연결되어 있고, 선택적으로 지연된 상기 시간-양자화 신호의 사이클을 수신하는 위상-동기 루프를 더 포함하는 것을 특징으로 하는 클록 발생기.
제 11 항에 있어서, 상기 위상-동기 루프는, 상기 지연된 시간-양자화 신호의 사이클이 상당량의 지터를 가질 때의 주파수보다 더 낮은 차단 주파수를 갖는 것을 특징으로 하는 클록 발생기.
제 11 항에 있어서, 상기 위상-동기 루프는, 위상 검출기의 출력에 연결된 샘플-홀드기를 포함하는 것을 특징으로 하는 클록 발생기.
제 14 항에 있어서, 상기 샘플-홀드는 소망 신호의 미리 결정된 위상에 응답하는 홀드 상태를 가지도록 구성되고 배치되어 있는 것을 특징으로 하는 클록 발생기.
제 11 항에 있어서, 상기 주기 양자화기는,

기준 클록의 각 사이클동안 제1 방향으로 증분되는 기준 클록에 의해 클록킹되는 주기 누산기;

상기 주기 누산기에 연결되어 있고, 상기 제1 방향의 미리 결정된 레벨과 교차하는 주기 누산기의 값에 응답하는 언더플로우 신호를 발생하는 언더플로우 검출기를 포함하는 것을 특징으로 하는 클록 발생기.
클록 발생기에 있어서,

기준 클록에 응답하여 시간-양자화된 신호를 발생하는 양자화 수단;

상기 양자화 수단에 연결되어 있고, 상기 시간-양자화된 신호의 양자화 에러에 응답하여 노이즈-형성 신호를 발생하는 노이즈-형성 수단; 및

상기 양자화 수단 및 상기 노이즈-형성 수단에 연결되어 있고, 상기 노이즈-형성 신호에 응답하여 시간-양자화된 신호의 사이클을 선택적으로 지연시키는 지연 수단을 포함하는 것을 특징으로 하는 클록 발생기.
제 17 항에 있어서, 상기 양자화 수단은,

기준 클록의 각 사이클에 응답하여 값을 제1 방향으로 증분시키는 주기 누산기 수단;

상기 주기 누산기 수단의 값이 미리 결정된 레벨과 교차하는 시기를 검출하는 언더플로우 수단; 및

상기 언더플로우 수단에 의한 검출에 응답하여, 상기 주기 누산기 수단의 값을 상기 제1 방향과 반대인 제2 방향으로 증분시키는 수단을 포함하는 것을 특징으로 하는 클록 발생기.
제 17 항에 있어서, 상기 지연 수단은 시간-양자화된 신호의 각 사이클을 기준 클록 사이클의 정수배 만큼 지연시키는 것을 특징으로 하는 클록 발생기.
제 19 항에 있어서, 상기 노이즈-형성 신호는, 시간-양자화된 신호의 각 사이클이 지연되는 만큼의 기준 클록 사이클의 수를 결정하는 것을 특징으로 하는 클록 발생기.