JPH07249692A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH07249692A JPH07249692A JP6042357A JP4235794A JPH07249692A JP H07249692 A JPH07249692 A JP H07249692A JP 6042357 A JP6042357 A JP 6042357A JP 4235794 A JP4235794 A JP 4235794A JP H07249692 A JPH07249692 A JP H07249692A
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- film
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Abstract
(57)【要約】
【目的】 結晶性の誘電体膜を用いたキャパシタにおい
て、キャパシタの性能を損なうことなくキャパシタの容
量を拡大する。 【構成】 平面部と所定の高さの側壁面を有する下部電
極を設け、この下部電極上のコーナー部分を非晶質の誘
電体膜で形成し、他の部分を結晶性の誘電体膜で形成し
たキャパシタ構造を有する。
て、キャパシタの性能を損なうことなくキャパシタの容
量を拡大する。 【構成】 平面部と所定の高さの側壁面を有する下部電
極を設け、この下部電極上のコーナー部分を非晶質の誘
電体膜で形成し、他の部分を結晶性の誘電体膜で形成し
たキャパシタ構造を有する。
Description
【０００１】
【産業上の利用分野】この発明は、結晶性の誘電体膜と
非晶質の誘電体膜とを用いた半導体記憶装置の構造とそ
の製造方法に関するものである。
非晶質の誘電体膜とを用いた半導体記憶装置の構造とそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化に伴
い、単位記憶情報を蓄積するためのメモリセルの大きさ
を縮小化する必要があり、キャパシタの専有できる面積
も小さくなる傾向にある。そのために、例えば特開平４
−８２２６６号公報に示されたような、比誘電率の大き
い強誘電体膜を利用したＤＲＡＭ（Dynamic Random Acc
ess Memory）などの構造が提案されている。
い、単位記憶情報を蓄積するためのメモリセルの大きさ
を縮小化する必要があり、キャパシタの専有できる面積
も小さくなる傾向にある。そのために、例えば特開平４
−８２２６６号公報に示されたような、比誘電率の大き
い強誘電体膜を利用したＤＲＡＭ（Dynamic Random Acc
ess Memory）などの構造が提案されている。
【０００３】図１２は、上述の公報に示されたような従
来のＤＲＡＭの構成を示す断面図である。図において、
１はシリコン単結晶基板からなる半導体基板、２は例え
ばＬＯＣＯＳ法により形成された素子分離酸化膜、３は
例えば熱酸化により半導体基板１上に形成されたゲート
酸化膜、４ａは例えばリンでドープされたポリシリコン
からなるゲート電極、４ｂは４ａと同時に形成されるワ
ード線、５ａ，５ｂは第一の絶縁膜、６ａ，６ｂは例え
ばイオン注入法により半導体基板１上に所定の間隔をお
いて形成された不純物拡散層であり、ゲート酸化膜３、
ゲート電極４ａと共に１つのトランジスタ素子を構成し
ている。
来のＤＲＡＭの構成を示す断面図である。図において、
１はシリコン単結晶基板からなる半導体基板、２は例え
ばＬＯＣＯＳ法により形成された素子分離酸化膜、３は
例えば熱酸化により半導体基板１上に形成されたゲート
酸化膜、４ａは例えばリンでドープされたポリシリコン
からなるゲート電極、４ｂは４ａと同時に形成されるワ
ード線、５ａ，５ｂは第一の絶縁膜、６ａ，６ｂは例え
ばイオン注入法により半導体基板１上に所定の間隔をお
いて形成された不純物拡散層であり、ゲート酸化膜３、
ゲート電極４ａと共に１つのトランジスタ素子を構成し
ている。
【０００４】７は、例えばポリシリコンから成るビット
線、８は例えば化学気相成長法によりリンガラス等で形
成された第二の絶縁膜、９は第一の絶縁膜８に貫通孔を
形成し、例えばタングステンを埋め込むことにより形成
された導電体膜、１０は例えばPt，Pdをスパッタ等によ
り形成した下部電極、１１は例えばPbTiO3をバイアスス
パッタあるいは化学気相成長法により形成した結晶性の
誘電体膜、１３は例えばPt，Pdをスパッタにより形成し
た上部電極であり、下部電極１０、結晶性の誘電体膜１
１と共にキャパシタを構成している。１４は第三の絶縁
膜、１５は例えばスパッタリングによりAl等で形成され
た第一の配線膜である。
線、８は例えば化学気相成長法によりリンガラス等で形
成された第二の絶縁膜、９は第一の絶縁膜８に貫通孔を
形成し、例えばタングステンを埋め込むことにより形成
された導電体膜、１０は例えばPt，Pdをスパッタ等によ
り形成した下部電極、１１は例えばPbTiO3をバイアスス
パッタあるいは化学気相成長法により形成した結晶性の
誘電体膜、１３は例えばPt，Pdをスパッタにより形成し
た上部電極であり、下部電極１０、結晶性の誘電体膜１
１と共にキャパシタを構成している。１４は第三の絶縁
膜、１５は例えばスパッタリングによりAl等で形成され
た第一の配線膜である。
【０００５】このように従来のキャパシタ構造では、下
部電極１０が平面であるので、その上に例えばチタン酸
ジルコン酸鉛や、チタン酸ストロンチウム等の結晶性の
誘電体膜を容易に形成することができる。ところで、メ
モリセルの大きさをさらに縮小化する要求に対しては、
上記のようなキャパシタ構造では限界があった。このた
め、下部電極を立体的に形成してその表面積を増大し、
容量を大きくすることが考えられる。
部電極１０が平面であるので、その上に例えばチタン酸
ジルコン酸鉛や、チタン酸ストロンチウム等の結晶性の
誘電体膜を容易に形成することができる。ところで、メ
モリセルの大きさをさらに縮小化する要求に対しては、
上記のようなキャパシタ構造では限界があった。このた
め、下部電極を立体的に形成してその表面積を増大し、
容量を大きくすることが考えられる。
【０００６】
【発明が解決しようとする課題】しかしながら、結晶性
の誘電体膜を立体的な下部電極上に形成すると、下部電
極のコーナー部で電界集中が生じる等により、特に下部
電極のコーナー部と結晶性の誘電体膜の粒界が重なる部
分で漏れ電流が発生し、この結果、メモリとしての性能
を維持できないものとなる問題点があった。
の誘電体膜を立体的な下部電極上に形成すると、下部電
極のコーナー部で電界集中が生じる等により、特に下部
電極のコーナー部と結晶性の誘電体膜の粒界が重なる部
分で漏れ電流が発生し、この結果、メモリとしての性能
を維持できないものとなる問題点があった。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、漏れ電流を防止するとともに容
量の大きいキャパシタを得ることを目的とする。
ためになされたもので、漏れ電流を防止するとともに容
量の大きいキャパシタを得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係わる半導体
記憶装置は、平面部と所定の高さの側壁部とを有した下
部電極と、下部電極の側壁面と平面部の少なくとも一方
に形成された結晶性の誘電体膜と、下部電極の少なくと
もコーナー部に形成された非晶質の誘電体膜と、結晶性
の誘電体膜と非晶質の誘電体膜上に形成された上部電極
を具備したものである。更に、この発明による製造方法
は、平面部と所定の高さの側壁部を有する下部電極を形
成した後、下部電極上に結晶性の誘電体膜を形成して下
部電極のコーナー部に形成された結晶性の誘電体膜を選
択的に除去し、さらに、下部電極のコーナー部に非晶質
の誘電体膜を形成して結晶性の誘電体膜と非晶質の誘電
体膜上に上部電極を形成するようにしたものである。
記憶装置は、平面部と所定の高さの側壁部とを有した下
部電極と、下部電極の側壁面と平面部の少なくとも一方
に形成された結晶性の誘電体膜と、下部電極の少なくと
もコーナー部に形成された非晶質の誘電体膜と、結晶性
の誘電体膜と非晶質の誘電体膜上に形成された上部電極
を具備したものである。更に、この発明による製造方法
は、平面部と所定の高さの側壁部を有する下部電極を形
成した後、下部電極上に結晶性の誘電体膜を形成して下
部電極のコーナー部に形成された結晶性の誘電体膜を選
択的に除去し、さらに、下部電極のコーナー部に非晶質
の誘電体膜を形成して結晶性の誘電体膜と非晶質の誘電
体膜上に上部電極を形成するようにしたものである。
【０００９】
【作用】この発明における半導体記憶装置は、平面部と
所定の高さの側壁部とを有し表面積の大きい下部電極上
に結晶性の誘電体膜と非晶質の誘電体膜を形成すること
により、キャパシタの容量を大きくすることができる。
また、結晶性の誘電体膜の結晶性の乱れが生じ易い部分
には非晶質の誘電体膜を形成したので、漏れ電流が減少
し半導体記憶装置の信頼性を向上することができる。
所定の高さの側壁部とを有し表面積の大きい下部電極上
に結晶性の誘電体膜と非晶質の誘電体膜を形成すること
により、キャパシタの容量を大きくすることができる。
また、結晶性の誘電体膜の結晶性の乱れが生じ易い部分
には非晶質の誘電体膜を形成したので、漏れ電流が減少
し半導体記憶装置の信頼性を向上することができる。
【００１０】
実施例１．以下この発明の一実施例を図について説明す
る。図１は本発明によるＤＲＡＭの断面側面図である。
図において、１〜８までは従来と同一の構成であるので
説明を省略する。１０は、例えばプラチナ膜から成る下
部電極、１１は例えばPbTiO3，PZT から成る結晶性の誘
電体膜、１２は、例えばTa2O5 から成る非晶質の誘電体
膜である。１３は誘電体膜１１，１２の上に形成された
例えばプラチナ膜から成る上部電極である。
る。図１は本発明によるＤＲＡＭの断面側面図である。
図において、１〜８までは従来と同一の構成であるので
説明を省略する。１０は、例えばプラチナ膜から成る下
部電極、１１は例えばPbTiO3，PZT から成る結晶性の誘
電体膜、１２は、例えばTa2O5 から成る非晶質の誘電体
膜である。１３は誘電体膜１１，１２の上に形成された
例えばプラチナ膜から成る上部電極である。
【００１１】次に本実施例のメモリセルの製造方法を以
下に説明する。図２に示すように、半導体基板１の所定
領域に例えばＬＯＣＯＳ法を用いて厚い素子分離酸化膜
２を形成し、この素子分離酸化膜２で囲まれた領域に熱
酸化等によりゲート酸化膜３を形成する。
下に説明する。図２に示すように、半導体基板１の所定
領域に例えばＬＯＣＯＳ法を用いて厚い素子分離酸化膜
２を形成し、この素子分離酸化膜２で囲まれた領域に熱
酸化等によりゲート酸化膜３を形成する。
【００１２】次に化学気相成長法等により、導電膜を形
成し、これをフォトリソグラフィー技術およびドライエ
ッチング技術を用いて選択的に加工し、ゲート電極４ａ
およびワード線４ｂを形成する。その後、イオン注入に
よって不純物拡散層６ａ・６ｂを形成する。次に、ゲー
ト電極４ａおよびワード線４ｂの上面と側面に第一の絶
縁膜５ａ，５ｂを形成した後、不純物拡散領域６ｂと電
気的に接続されたビット線７を形成する。その後、図３
に示すように表面を第二の絶縁膜８で覆い、フォトリソ
グラフィー技術およびドライエッチングを用いて、不純
物拡散層６ａに到達する貫通孔を開孔する。ここで、平
坦な第二の絶縁膜８を形成する方法として、例えばボロ
ンあるいはリンを含んだ酸化シリコン膜を推積した後高
温でリフローさせてもよく、または化学的機械研磨（Ch
emical Mechanical Polishing ）法によって平坦化する
方法を用いてもよい。
成し、これをフォトリソグラフィー技術およびドライエ
ッチング技術を用いて選択的に加工し、ゲート電極４ａ
およびワード線４ｂを形成する。その後、イオン注入に
よって不純物拡散層６ａ・６ｂを形成する。次に、ゲー
ト電極４ａおよびワード線４ｂの上面と側面に第一の絶
縁膜５ａ，５ｂを形成した後、不純物拡散領域６ｂと電
気的に接続されたビット線７を形成する。その後、図３
に示すように表面を第二の絶縁膜８で覆い、フォトリソ
グラフィー技術およびドライエッチングを用いて、不純
物拡散層６ａに到達する貫通孔を開孔する。ここで、平
坦な第二の絶縁膜８を形成する方法として、例えばボロ
ンあるいはリンを含んだ酸化シリコン膜を推積した後高
温でリフローさせてもよく、または化学的機械研磨（Ch
emical Mechanical Polishing ）法によって平坦化する
方法を用いてもよい。
【００１３】次に、例えばタングステンの導電体膜を貫
通孔に埋め込むことにより、図４に示すように第一の導
電体９を形成し、第二の絶縁膜８上に例えばプラチナ膜
の導電体膜をスパッタリング等を用いて推積し、フォト
リソグラフィー技術およびドライエッチングを用いて下
部電極を例えば４０００Åの厚さに形成する。この下部
電極１０の上に、図５に示すように結晶性の誘電体膜、
例えばチタン酸鉛，PZT ，チタン酸ジルコン酸ランタン
鉛（La/PbTiO3/PbZrO3:PLZT ）、SrTiO3などのペロブス
カイト型構造を有する誘電体膜をスパッタリングあるい
は有機金属化学気相成長法により例えば１０００Åの厚
さに形成する。
通孔に埋め込むことにより、図４に示すように第一の導
電体９を形成し、第二の絶縁膜８上に例えばプラチナ膜
の導電体膜をスパッタリング等を用いて推積し、フォト
リソグラフィー技術およびドライエッチングを用いて下
部電極を例えば４０００Åの厚さに形成する。この下部
電極１０の上に、図５に示すように結晶性の誘電体膜、
例えばチタン酸鉛，PZT ，チタン酸ジルコン酸ランタン
鉛（La/PbTiO3/PbZrO3:PLZT ）、SrTiO3などのペロブス
カイト型構造を有する誘電体膜をスパッタリングあるい
は有機金属化学気相成長法により例えば１０００Åの厚
さに形成する。
【００１４】次に、図６に示すように、下部電極１０の
形状のコーナー部分上に堆積している結晶性の誘電体膜
１１をフォトリソグラフィ技術およびドライエッチング
を用いて選択的に除去する。次に、図７に示すように酸
化タンタル膜等の非晶質の誘電体膜を例えば化学気相成
長法で形成し、少なくとも下部電極１０に接する部分を
残して選択的に除去する。これにより、下部電極１０は
結晶性の誘電体膜１１と非晶質の誘電体膜１２とによっ
て覆われた状態になる。その後、上部電極１３を例えば
スパッタリングで１０００Åの厚さに形成し、図１に示
すメモリセルを形成することになる。このように下部電
極１０を立体的に形成し、その平面部と側壁部とに結晶
性の誘電体膜１１を形成するとともにコーナー部に非晶
質の誘電体膜１２を形成することによって、電界集中が
発生しても非晶質の誘電体膜には粒界がないのでコーナ
ー部における漏れ電流の発生がなく、かつ、キャパシタ
の容量を大きくすることができる。
形状のコーナー部分上に堆積している結晶性の誘電体膜
１１をフォトリソグラフィ技術およびドライエッチング
を用いて選択的に除去する。次に、図７に示すように酸
化タンタル膜等の非晶質の誘電体膜を例えば化学気相成
長法で形成し、少なくとも下部電極１０に接する部分を
残して選択的に除去する。これにより、下部電極１０は
結晶性の誘電体膜１１と非晶質の誘電体膜１２とによっ
て覆われた状態になる。その後、上部電極１３を例えば
スパッタリングで１０００Åの厚さに形成し、図１に示
すメモリセルを形成することになる。このように下部電
極１０を立体的に形成し、その平面部と側壁部とに結晶
性の誘電体膜１１を形成するとともにコーナー部に非晶
質の誘電体膜１２を形成することによって、電界集中が
発生しても非晶質の誘電体膜には粒界がないのでコーナ
ー部における漏れ電流の発生がなく、かつ、キャパシタ
の容量を大きくすることができる。
【００１５】実施例２．上記実施例では、結晶性の誘電
体膜１１と非晶質の誘電体膜１２とがほぼ同一の膜厚で
ある場合を示したが、漏れ電流が半導体記憶装置の動作
に支障をきたさない膜厚例えば１００ÅのＴａ２Ｏ５膜
であれば、図８に示すように、それぞれの膜厚が異なっ
てもよい。
体膜１１と非晶質の誘電体膜１２とがほぼ同一の膜厚で
ある場合を示したが、漏れ電流が半導体記憶装置の動作
に支障をきたさない膜厚例えば１００ÅのＴａ２Ｏ５膜
であれば、図８に示すように、それぞれの膜厚が異なっ
てもよい。
【００１６】実施例３．また、上記実施例では、結晶性
の誘電体膜１１と非晶質の誘電体１２が重ならないよう
に形成した例を示したが、図９に示すように、結晶性の
誘電体膜１１と非晶質の誘電体膜１２が重なる部分があ
ってもよい。
の誘電体膜１１と非晶質の誘電体１２が重ならないよう
に形成した例を示したが、図９に示すように、結晶性の
誘電体膜１１と非晶質の誘電体膜１２が重なる部分があ
ってもよい。
【００１７】実施例４．また、上記実施例では、一つの
キャパシタ内で結晶性の誘電体膜１１が非晶質の誘電体
膜１２によって複数の領域に分割されているが、図１０
に示すように、一つの面のみが結晶性の誘電体膜であ
り、他の部分が非晶質の誘電体膜である構造でもよく、
この場合、下部電極側壁上に誘電体膜の膜厚を薄く形成
しても漏れ電流の少ない非晶質の膜を形成できるので、
隣接するキャパシタの下部電極１０の間隔を狭く構成す
ることができ、より大きな容量を形成することが可能と
なるる。
キャパシタ内で結晶性の誘電体膜１１が非晶質の誘電体
膜１２によって複数の領域に分割されているが、図１０
に示すように、一つの面のみが結晶性の誘電体膜であ
り、他の部分が非晶質の誘電体膜である構造でもよく、
この場合、下部電極側壁上に誘電体膜の膜厚を薄く形成
しても漏れ電流の少ない非晶質の膜を形成できるので、
隣接するキャパシタの下部電極１０の間隔を狭く構成す
ることができ、より大きな容量を形成することが可能と
なるる。
【００１８】実施例５．また、上記実施例では、下部電
極１０の形状が単純な厚膜である場合を示したが、例え
ば図１１に示したような円筒状の凹部を持った形状であ
ってもよく、この場合、円筒の内側は短径方向に狭いた
め、厚膜の結晶性材料を用いることができず、非晶質の
誘電体膜１２によって構成されている。
極１０の形状が単純な厚膜である場合を示したが、例え
ば図１１に示したような円筒状の凹部を持った形状であ
ってもよく、この場合、円筒の内側は短径方向に狭いた
め、厚膜の結晶性材料を用いることができず、非晶質の
誘電体膜１２によって構成されている。
【００１９】実施例６．また、上記実施例では、非晶質
の誘電体膜１２が一層の膜である場合を示したが、例え
ば窒化シリコンと酸化シリコンの二層以上の積層膜であ
ってもよく、実施例１．と同様の効果を奏する。
の誘電体膜１２が一層の膜である場合を示したが、例え
ば窒化シリコンと酸化シリコンの二層以上の積層膜であ
ってもよく、実施例１．と同様の効果を奏する。
【００２０】実施例７．また、上記の実施例では、素子
分離領域に厚い酸化膜を形成するＬＯＣＯＳ法の例を示
したが、他の分離方法、例えばフィールドシールド分離
法であってもよく、同様の効果を奏する。
分離領域に厚い酸化膜を形成するＬＯＣＯＳ法の例を示
したが、他の分離方法、例えばフィールドシールド分離
法であってもよく、同様の効果を奏する。
【００２１】
【発明の効果】以上のように、この発明によれば、半導
体記憶装置のキャパシタ下部電極を平面部と所定の高さ
の側壁部とを有する構造に形成し、キャパシタの誘電体
膜を結晶性の誘電体膜と、非晶質の誘電体膜とから成る
ように構成したので、漏れ電流を防止するとともにキャ
パシタの容量を大きくすることができる。
体記憶装置のキャパシタ下部電極を平面部と所定の高さ
の側壁部とを有する構造に形成し、キャパシタの誘電体
膜を結晶性の誘電体膜と、非晶質の誘電体膜とから成る
ように構成したので、漏れ電流を防止するとともにキャ
パシタの容量を大きくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体記憶装置を示す
側断面図である。
側断面図である。
【図２】本発明の一実施例である半導体記憶装置の製造
過程を示す側断面図である。
過程を示す側断面図である。
【図３】本発明の一実施例である半導体記憶装置の製造
過程を示す側断面図である。
過程を示す側断面図である。
【図４】本発明の一実施例である半導体記憶装置の製造
過程を示す側断面図である。
過程を示す側断面図である。
【図５】本発明の一実施例である半導体記憶装置の製造
過程を示す側断面図である。
過程を示す側断面図である。
【図６】本発明の一実施例である半導体記憶装置の製造
過程を示す側断面図である。
過程を示す側断面図である。
【図７】本発明の一実施例である半導体記憶装置の製造
過程を示す側断面図である。
過程を示す側断面図である。
【図８】本発明の他の実施例である半導体記憶装置を示
す側断面図である。
す側断面図である。
【図９】本発明の他の実施例である半導体記憶装置を示
す側断面図である。
す側断面図である。
【図１０】本発明の他の実施例である半導体記憶装置を
示す側断面図である。
示す側断面図である。
【図１１】本発明の他の実施例である半導体記憶装置を
示す側断面図である。
示す側断面図である。
【図１２】従来の半導体記憶装置を示す側面図である。
１ 半導体基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ａ ゲート電極 ４ｂ ワード線 ５ａ 第一の絶縁膜 ５ｂ 第一の絶縁膜 ６ａ 不純物拡散層 ６ｂ 不純物拡散層 ７ ビット線 ８ 第二の絶縁膜 ９ 導電体膜 １０ 下部電極 １１ 結晶性の誘電体膜 １２ 非晶質の誘電体膜 １３ 上部電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｃ
Claims (2)
- 【請求項１】 半導体基板上に形成され、平面部と所定
の高さの側壁部を有する下部電極と、 前記下部電極における側壁面上および平面部上の少なく
とも一方に形成された結晶性の誘電体膜と、 前記下部電極の少なくともコーナー部に形成された非晶
質の誘電体膜と、 前記結晶性の誘電体膜と前記非晶質の誘電体膜上に形成
された上部電極とを備えたことを特徴とする半導体記憶
装置。 - 【請求項２】 半導体基板上に、平面部と所定の高さの
側壁部を有する下部電極を形成する工程と、 前記下部電極上に結晶性の誘電体膜を形成する工程と、 前記下部電極のコーナー部に形成された前記結晶性の誘
電体膜を選択的に除去する工程と、 前記下部電極のコーナー部に非晶質の誘電体膜を形成す
る工程と、 前記結晶性の誘電体膜と前記非晶質の誘電体膜上に上部
電極を形成する工程とを備えたことを特徴とする半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042357A JPH07249692A (ja) | 1994-03-14 | 1994-03-14 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042357A JPH07249692A (ja) | 1994-03-14 | 1994-03-14 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249692A true JPH07249692A (ja) | 1995-09-26 |
Family
ID=12633790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042357A Pending JPH07249692A (ja) | 1994-03-14 | 1994-03-14 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249692A (ja) |
-
1994
- 1994-03-14 JP JP6042357A patent/JPH07249692A/ja active Pending
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