KR19990053224A - 반도체 메모리 장치의 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 메모리 장치 제조시 강유전체(ferroelectric) 물질 등의 고유전율(high dielectric) 물질을 유전체로 사용하는 고유전체 캐패시터 제조 공정에 관한 것이며, 강유전체를 비롯한 고유전율 물질을 캐패시터의 유전체로 사용하는 경우, 누설 전류에 의한 유전 손실을 감소시키는 반도체 메모리 장치의 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다. 전술한 바와 같이 산화막 상에 BST, SBT, PZT 등의 고유전체 박막을 형성할 경우 계면층의 형성을 피할 수 없다. 그런데, MgO, SrTiO3, Al2O3등의 산화금속계 절연 물질 상에는 계면층 없이 고유전체 박막을 형성할 수 있음이 보고되고 있다. 본 발명에서는 층간 절연막 상부에 고유전율 물질이 잘 증착되는 MgO, SrTiO3, Al2O3와 같은 산화금속계 절연 물질을 사용하여 패드를 형성한 다음 고유전체 박막을 증착하여 계면층의 형성을 억제함으로써 캐패시터의 누설 전류를 줄일 수 있도록 한다.

Description

반도체 메모리 장치의 캐패시터 및 그 제조방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 메모리 장치 제조시 강유전체(ferroelectric) 물질 등의 고유전율(high dielectric) 물질을 유전체로 사용하는 고유전체 캐패시터 제조 공정에 관한 것이다.
DRAM을 비롯한 반도체 메모리 장치의 고집적화에 따라 원하는 반도체 장치의 동작 특성을 얻기에 충분한 캐패시터의 정전용량을 확보하는 것이 큰 이슈로 부각되고 있다. 이를 위하여 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 따른 공정 마진의 확보 문제로 인하여 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.
반도체 메모리 장치의 캐패시터의 정전용량은 다음의 수학식 1과 같이 표현된다.
여기서,은 유전체의 유전율, 'A'는 전극의 표면적, 'd'는 전극간 거리를 각각 나타낸다.
전하저장 전극의 표면적 증가에 있어서의 한계를 고려하여, 캐패시터의 유전체로서 (Ba,Sr)TiO3(이하, BST라 함), Sr2Bi2Ta2O9(이하, SBT라 함), Pb(Zr,Ti)O3(이하, PZT라 함) 등과 같은 고유전율 물질을 사용하려는 많은 노력이 이루어지고 있다. 이는 수학식 1이 나타내고 있는 바와 같이 캐패시터의 정전용량이 유전율에 비례하는 원리를 적용한 것이다.
첨부된 도면 도 1은 종래 기술에 따라 형성된 반도체 메모리 장치의 단면을 도시한 것으로, 일반적인 고유전체 캐패시터가 형성된 상태를 나타내고 있다.
그 제조 공정을 간략히 살펴보면, 우선 반도체 기판(10) 상에 소오스/드레인(11), 게이트 산화막(12), 게이트 전극(13) 및 스페이서 산화막(14)으로 구성되는 모스 트랜지스터를 형성하고, 전체구조 상부에 층간 절연막인 산화막(15)을 증착한 다음, 콘택홀을 형성하고, 폴리실리콘 플러그(16)를 형성한다. 계속하여, 하부 Pt 전극(17)을 형성하고, PZT 박막(18) 및 상부 Pt 전극(19)을 차례로 형성한다.
그런데, PZT 박막(18), SBT 박막, BST 박막과 같은 고유전체 박막은 Pt와 같은 하부 전극(17) 상에서는 잘 증착되지만, 산화막(SiO2)(15) 상에서는 잘 증착되지 않으며, 증착이 된다 하더라도 PZT 박막(18)과 산화막(15)과의 계면에 유전율이 낮은 계면층(A)이 형성되는 문제점이 있었다.
더욱이 PZT 박막(18) 증착 직후에는 이와 같은 계면층(A)이 없다고 가정하더라도 PZT 박막(18)의 결정화를 위한 열처리 또는 후속 열공정을 거치는 동안에 PZT 박막(18)이 산화막(15)과 반응하게 되므로, 결국 계면층(A)의 형성을 막을 수 없게 된다.
그런데 이와 같은 계면층(A)이 형성될 경우, 도 1의 원내에 도시된 바와 같이 누설 전류 경로가 형성되므로 반도체 장치의 성능 및 신뢰성을 크게 감소시키는 결과를 초래한다.
본 발명은 강유전체를 비롯한 고유전율 물질을 캐패시터의 유전체로 사용하는 경우, 누설 전류에 의한 유전 손실을 감소시키는 반도체 메모리 장치의 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따라 형성된 반도체 장치의 단면도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 고유전체 캐패시터 제조 공정도.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 고유전체 캐패시터 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 21 : 소오스/드레인
22 : 게이트 산화막 23 : 게이트 전극
24 : 스페이서 산화막 25 : 층간 절연막
26 : MgO막 27 : 폴리실리콘 플러그
28, 30 : Pt막 29 : PZT 박막
전술한 바와 같이 산화막 상에 BST, SBT, PZT 등의 고유전체 박막을 형성할 경우 계면층의 형성을 피할 수 없다. 그런데, MgO, SrTiO3, Al2O3등의 산화금속계 절연 물질 상에는 계면층 없이 고유전체 박막을 형성할 수 있음이 보고되고 있다. 본 발명에서는 층간 절연막 상부에 고유전율 물질이 잘 증착되는 MgO, SrTiO3, Al2O3와 같은 산화금속계 절연 물질을 사용하여 패드를 형성한 다음 고유전체 박막을 증착하여 계면층의 형성을 억제함으로써 캐패시터의 누설 전류를 줄일 수 있도록 한다.
상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 캐패시터는 소정의 하부층이 형성된 반도체 기판 상부를 덮는 반도체 산화물; 상기 반도체 산화물 상에 제공된 산화금속계 절연 패드층; 상기 산화금속계 절연 패드층 상부에 그 일부가 오버랩되는 하부 전극; 상기 하부 전극 및 상기 산화금속계 절연 패드층을 덮는 고유전체 박막; 및 상기 고유전체 박막 상부에 제공된 상부 전극을 포함하여 이루어진다.
또한, 상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 캐패시터 제조방법은 소정의 하부층 공정을 마친 반도체 기판 상부를 덮는 반도체 산화물을 형성하는 제1 단계; 상기 반도체 산화물 상에 산화금속계 절연 패드층을 형성하는 제2 단계; 상기 하부층과 콘택을 이루는 하부 전극을 형성하는 제3 단계; 상기 하부 전극 및 산화금속계 절연 패드층 상부에 고유전체 박막을 형성하는 제4 단계; 및 상기 고유전체 박막 상부에 상부 전극을 형성하는 제5 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일실시예에 따른 고유전체 캐패시터 제조 공정을 도시한 것이다.
우선, 도 2a에 도시된 바와 같이 반도체 기판(20) 상에 소오스/드레인(21), 게이트 산화막(22), 게이트 전극(23) 및 스페이서 산화막(24)으로 구성되는 모스 트랜지스터를 형성하고, 전체구조 상부에 층간 절연막(25)을 증착한 다음, MgO막(26)을 증착한다.
다음으로, 도 2b에 도시된 바와 같이 MgO막(26) 및 층간 절연막(25)을 선택적 식각하여 콘택홀을 형성하고, 콘택홀을 매립하는 폴리실리콘 플러그(26)를 형성한다. 계속하여, Pt막(28)을 증착하고, 이를 패터닝하여 하부 전극을 형성한다.
이어서, 도 2c에 도시된 바와 같이 PZT 박막(29)을 증착하고 열처리를 실시하여 결정화를 이룬 다음, Pt막(30)을 증착한다. 물론 PZT 박막(29)을 대신하여 BST 박막 또는 SBT 박막을 사용할 수 있으며, 그들을 도핑하여 사용할 수도 있다.
상술한 일실시예에서 MgO막(26)을 대신하여 TiO2, ZrO2, Al2O3, SrTiO3, LaAlO3, KTaO3, LiNbO3, MgF2, 납(Pb)-산화막, 비스무스(Bi)-산화막 등의 산화금속계 박막을 사용할 수 있으며, 그 중에서도 유전체 박막에 포함된 원소들의 산화물을 사용할 경우 계면 특성이 우수하다. 예를 들어 유전체로서 PZT 박막을 사용하는 경우에는 납(Pb)-산화막, ZrO2, TiO2등을 사용하는 것이 바람직하며, 유전체로서 SBT 박막을 사용하는 경우에는 SrTiO3, 비스무스(Bi)-산화막, KTaO3등을 사용하는 것이 바람직하다.
상술한 바와 같이 본 발명은 산화금속계 패드 및 하부 전극 상에서 고유전체 박막의 증착이 이루어지므로 종래와 같이 누설 전류 경로를 제공하는 계면층이 나타나지 않는다.
첨부된 도면 도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 고유전체 캐패시터 제조 공정을 도시한 것이다.
우선, 도 3a에 나타난 바와 같이 반도체 기판(40) 상에 소오스/드레인(41), 게이트 산화막(42), 게이트 전극(43) 및 스페이서 산화막(44)으로 구성되는 모스 트랜지스터를 형성하고, 전체구조 상부에 층간 절연막(45)을 증착한 다음, 그 상부에 PZT 박막(46)을 증착하고 결정화를 위한 열처리를 실시한다. 이때, 열처리 공정에 의해 PZT 박막(46) 하부에 계면층(47)이 형성된다.
다음으로, 도 3b에 도시된 바와 같이 그 하부의 계면층(47)을 포함한 PZT 박막(46) 및 층간 절연막(45)을 선택적 식각하여 콘택홀을 형성하고, 콘택홀을 매립하는 폴리실리콘 플러그(48)를 형성한다. 계속하여, Pt막(49)을 증착하고, 이를 패터닝하여 하부 전극을 형성한다.
이어서, 도 3c에 도시된 바와 같이 PZT 박막(50)을 증착하고, 열처리를 실시하여 결정화를 이룬 다음, 그 상부에 Pt막(51)을 증착한다. 물론 PZT 박막(50)을 대신하여 BST 박막을 사용할 수 있으며, PZT 또는 BST를 도핑하여 사용할 수도 있다.
상술한 본 발명의 다른 실시예는 캐패시터의 고유전율 물질 자체를 패드층으로 사용한 것이다. 즉, 캐패시터의 유전체가 BST일 경우 패드층 자체도 BST(또는 PZT, SBT)를 사용할 수 있다. 고유전율 물질로 패드를 형성할 때 층간 절연막과의 계면에서 계면층이 생기지만 패드층의 상부 표면은 후에 증착될 고유전체 박막과 같은 성질을 가지기 때문에 하부 전극 형성후 고유전체 박막의 증착이 매우 잘 이루어질 수 있다. 이러한 경우에도 누설 전류의 경로가 형성되지 않음을 알 수 있다.
상술한 본 발명의 일실시예 및 다른 실시예에서, 상/하부 전극으로서 Pt 외에 Ir, Ru, Re, Rh, Sr 등의 금속 또는 그의 산화물을 사용할 수 있으며, PZT 박막을 대신하여 BST 박막, SBT 박막를 사용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명을 실시하면 고유전율 물질의 증착이 용이하며 누설 전류의 경로를 형성하지 않는 산화금속계 절연 패드층을 도입하여 반도체 메모리 장치의 제조 공정을 좀더 용이하게 하고, 반도체 메모리 장치의 성능 및 신뢰도를 향상시킬 수 있다.

Claims (9)

  1. 소정의 하부층이 형성된 반도체 기판 상부를 덮는 반도체 산화물;
    상기 반도체 산화물 상에 제공된 산화금속계 절연 패드층;
    상기 산화금속계 절연 패드층 상부에 그 일부가 오버랩되는 하부 전극;
    상기 하부 전극 및 상기 산화금속계 절연 패드층을 덮는 고유전체 박막; 및
    상기 고유전체 박막 상부에 제공된 상부 전극
    을 포함하여 이루어진 반도체 메모리 장치의 캐패시터.
  2. 제 1 항에 있어서,
    상기 고유전체 박막이
    (Ba,Sr)TiO3막, Pb(Zr,Ti)O3막, Sr2Bi2Ta2O9막 중 어느 하나인 반도체 메모리 장치의 캐패시터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화금속계 절연 패드층이
    MgO막, TiO2막, ZrO2막, Al2O3막, SrTiO3막, LaAlO3막, KTaO3막, LiNbO3막, MgF2막, 납(Pb)-산화막, 비스무스(Bi)-산화막 중 적어도 하나를 포함하는 반도체 메모리 장치의 캐패시터.
  4. 소정의 하부층 공정을 마친 반도체 기판 상부를 덮는 반도체 산화물을 형성하는 제1 단계;
    상기 반도체 산화물 상에 산화금속계 절연 패드층을 형성하는 제2 단계;
    상기 하부층과 콘택을 이루는 하부 전극을 형성하는 제3 단계;
    상기 하부 전극 및 산화금속계 절연 패드층 상부에 고유전체 박막을 형성하는 제4 단계; 및
    상기 고유전체 박막 상부에 상부 전극을 형성하는 제5 단계
    를 포함하여 이루어진 반도체 메모리 장치의 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 고유전체 박막이
    (Ba,Sr)TiO3막, Pb(Zr,Ti)O3막, Sr2Bi2Ta2O9막 중 어느 하나인 반도체 메모리 장치의 캐패시터 제조방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 산화금속계 절연 패드층이
    MgO막, TiO2막, ZrO2막, Al2O3막, SrTiO3막, LaAlO3막, KTaO3막, LiNbO3막, MgF2막, 납(Pb)-산화막, 비스무스(Bi)-산화막 중 적어도 하나를 포함하는 반도체 메모리 장치의 캐패시터 제조방법.
  7. 제 4 항에 있어서,
    상기 제3 단계가
    상기 산화금속계 절연 패드층 및 상기 반도체 산화물을 선택적 식각하여 콘택홀을 형성하는 제6 단계;
    상기 콘택홀을 매립하는 콘택 플러그를 형성하는 제7 단계;
    전체구조 상부에 상기 하부 전극 형성을 위한 전도막을 형성하는 제8 단계; 및
    상기 전도막을 선택적 식각하여 상기 하부 전극을 형성하는 제9 단계를 포함하여 이루어진 반도체 메모리 장치의 캐패시터 제조방법.
  8. 제 4 항 또는 제 7 항에 있어서,
    상기 하부 전극 및 상기 상부 전극이
    Pt, Ir, Ru, Re, Rh, Sr 중 어느 하나로 이루어진 반도체 메모리 장치의 캐패시터 제조방법.
  9. 제 4 항 또는 제 7 항에 있어서,
    상기 하부 전극 및 상기 상부 전극이
    Pt, Ir, Ru, Re, Rh, Sr 중 어느 하나의 산화물로 이루어진 반도체 메모리 장치의 캐패시터 제조방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020058571A (ko) * 2000-12-30 2002-07-12 박종섭 반도체 장치 및 그 제조 방법
KR20030023142A (ko) * 2001-09-12 2003-03-19 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR20030028044A (ko) * 2001-09-27 2003-04-08 삼성전자주식회사 강유전체 메모리 소자 및 그 제조방법
KR100396179B1 (ko) * 1999-12-28 2003-08-27 가부시키가이샤 무라타 세이사쿠쇼 박막 다층체, 강유전체 박막 소자 및 이들의 제조방법
KR100415539B1 (ko) * 2001-09-17 2004-01-24 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396179B1 (ko) * 1999-12-28 2003-08-27 가부시키가이샤 무라타 세이사쿠쇼 박막 다층체, 강유전체 박막 소자 및 이들의 제조방법
KR20020058571A (ko) * 2000-12-30 2002-07-12 박종섭 반도체 장치 및 그 제조 방법
KR20030023142A (ko) * 2001-09-12 2003-03-19 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100415539B1 (ko) * 2001-09-17 2004-01-24 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20030028044A (ko) * 2001-09-27 2003-04-08 삼성전자주식회사 강유전체 메모리 소자 및 그 제조방법

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