KR20030001750A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 공정 개선과 제품 신뢰성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판에 NMOS 및 PMOS 트랜지스터가 형성될 영역을 정의하는 단계와, 상기 NMOS 영역과 PMOS 영역에 각각 p형 및 n형 분순물 이온을 주입하는 단계와, 상기 NMOS 영역과 PMOS 영역의 반도체 기판상에 서로 다른 두께를 갖는 게이트 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 언도우프트 다결정 실리콘막 및 산화막을 차례로 형성하는 단계와, 상기 산화막을 선택적으로 제거하여 게이트 영역을 정의하는 단계와, 상기 게이트가 형성될 다결정 실리콘막에 p형 및 n형 불순물 이온을 선택적으로 주입하는 단계와, 상기 산화막을 제거하고 다결정 실리콘막상에 게이트 금속층 및 절연막을 차례로 형성하는 단계와, 상기 절연막, 게이트 금속층, 다결정 실리콘막, 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 공정 개선과 제품 신뢰성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 활성 영역과 필드 영역으로 정의된 반도체 기판(11)의 필드 영역을 선택적으로 제거하여 소정 깊이를 갖는 트랜치(trench)를 형성하고, 상기 트랜치의 내부에 절연 물질을 매립하여 소자 격리막(12)을 형성한다.
이어, 상기 소자 분리막(12)에 의해 정의된 p-웰 영역과 n-웰 영역에 마스킹 및 불순물 이온주입을 통해 NMOS 및 PMOS 트랜지스터가 형성될 영역을 확정한다,
도 1b에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 게이트 산화막(13), 불순물이 주입되지 않는 다결정 실리콘막(14)을 차례로 증착하고, NMOS 영역에는 N형 불순물(Phosphorus), PMOS 영역에는 P형 불순물(Boron)을 각각 주입하여 듀얼 폴리를 형성한다.
도 1c에 도시한 바와 같이, 상기 다결정 실리콘막(14)상에 게이트 금속층(15), 질화막(16)을 차례로 증착하고, 게이트가 형성되는 부분을 감광막으로 패터닝한 후 감광막을 마스크로 사용하여 트랜지스터가 형성되는 부분 이외의 질화막(16), 게이트 금속층(15) 및 다결정 실리콘막(14), 게이트 산화막(13)을 선택적으로 건식 식각하여 게이트 전극(17)을 형성한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(17) 양측의 반도체 기판(11)표면내에 선택적으로 저농도 n형 및 p형 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(18)을 형성한다.
이어, 상기 게이트 전극(17)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 전극(17)의 양측면에 절연막 측벽(19)을 형성한다.
그리고 상기 게이트 전극(17) 및 절연막 측벽(19)을 마스크로 이용하여 고농도 n형 및 p형 불순물 이온을 선택적으로 주입하여 상기 LDD 영역(18)과 연결되는 소오스/드레인 불순물 영역(20)을 형성함으로서 종래의 CMOS 소자를 완성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, PMOS 및 NMOS 트랜지스터에 동일한 두께를 갖는 게이트 산화막을 사용함으로서 PMOS 지역에서 보론 침투 문제 및 게이트 형성을 위한 다결정 실리콘막 시각시 NMOS 영역과 PMOS 영역의 폴리 도핑이 다른 물질로 이루어져 있기 때문에 식각율이 달라 잔류물이 남거나 반도체 기판이 손상된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 듀얼 게이트 절연막 공정을 적용하여 듀얼 게이트 형성시 균일한 폴리 에치를 행함으로서 공정 개선과 제품 신뢰성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 제 1 게이트 절연막 24 : 제 2 게이트 절연막
25 : 다결정 실리콘막 26 : 산화막
27 : 게이트 금속층 28 : 질화막
29 : 게이트 전극 30 : LDD 영역
31 : 절연막 측벽 32 : 소오스/드레인 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판에 NMOS 및 PMOS 트랜지스터가 형성될 영역을 정의하는 단계와, 상기 NMOS 영역과 PMOS 영역에 각각 p형 및 n형 분순물 이온을 주입하는 단계와, 상기 NMOS 영역과 PMOS 영역의 반도체 기판상에 서로 다른 두께를 갖는 게이트 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 언도우프트 다결정 실리콘막 및 산화막을 차례로 형성하는 단계와, 상기 산화막을 선택적으로 제거하여 게이트 영역을 정의하는 단계와, 상기 게이트가 형성될 다결정 실리콘막에 p형 및 n형 불순물 이온을 선택적으로 주입하는 단계와, 상기 산화막을 제거하고 다결정 실리콘막상에 게이트 금속층 및 절연막을 차례로 형성하는 단계와, 상기 절연막, 게이트 금속층, 다결정 실리콘막, 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 활성 영역과 필드 영역으로 정의된 반도체 기판(21)의 필드 영역을 선택적으로 제거하여 소정 깊이를 갖는 트랜치(trench)를 형성하고, 상기 트랜치의 내부에 절연 물질을 매립하여 소자 격리막(22)을 형성한다.
이어, 상기 소자 분리막(22)에 의해 정의된 p-웰 영역과 n-웰 영역에 마스킹 및 불순물 이온주입을 통해 NMOS 및 PMOS 트랜지스터가 형성될 영역을 확정한다,
그리고 상기 반도체 기판(21)상에 제 1 게이트 절연막(23)을 형성한다.
도 2b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 NMOS 영역의 제 1 게이트 절연막(23)을 선택적으로 제거한다.
이어, 상기 반도체 기판(21)의 전면에 제 2 게이트 절연막(24)을 형성한다.
이때 PMOS 영역에도 제 1 게이트 절연막(23)이 잔류하고 있어 제 2 게이트 절연막(24)이 그 위에 형성됨으로 NMOS 영역에 형성되는 제 2 게이트 절연막(24)보다 두꺼운 게이트 절연막이 형성된다.
도 2c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 불순물이 주입되지 않는 다결정 실리콘막(25) 및 산화막(26)을 차례로 증착하고, 포토 및 식각 공정을 통해 상기 산화막(26)을 선택적으로 제거하여 게이트 영역을 정의한다.
이어, 상기 선택적으로 제거된 산화막(26)을 마스크로 이용하여 노출된 다결정 실리콘막(25)의 NMOS 영역에는 N형 불순물(Phosphorus), PMOS 트랜지스터 영역에는 P형 불순물(Boron)을 각각 주입한다.
도 2d에 도시한 바와 같이, 상기 산화막(26)을 습식 식각(wet etch)으로 제거하고, 상기 다결정 실리콘막(25)상에 게이트 금속층(27) 및 질화막(28)을 차례로 증착한다.
여기서 상기 게이트 금속층(27)은 WSi, TiSix 및 W 등을 사용하고, 상기 게이트 금속층(27)상에 형성되는 질화막(28) 대신에 산화막, 산화 질화막 등을 사용할 수도 있다.
이어, 게이트가 형성되는 부분을 감광막으로 패터닝한 후 감광막을 마스크로 사용하여 질화막(28), 게이트 금속층(27) 및 다결정 실리콘막(25), 제 1, 제 2 게이트 절연막(23,24)을 선택적으로 건식 식각하여 게이트 전극(29)을 형성한다.
도 2e에 도시한 바와 같이, 상기 게이트 전극(29) 양측의 반도체 기판(21) 표면내에 선택적으로 저농도 n형 및 p형 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(30)을 형성한다.
이어, 상기 게이트 전극(29)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 전극(29)의 양측면에 절연막 측벽(31)을 형성한다.
그리고 상기 게이트 전극(29) 및 절연막 측벽(31)을 마스크로 이용하여 고농도 n형 및 p형 불순물 이온을 선택적으로 주입하여 상기 LDD 영역(30)과 연결되는 소오스/드레인 불순물 영역(32)을 형성함으로서 본 발명에 의한 CMOS 소자를 완성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 듀얼 게이트 절연막을 적용하여 CMOS 소자와 같은 듀얼 게이트 형성시 안정적으로 불순물이 도핑되지 않은 다결정 실리콘막의 불순물 이온의 도핑 증가 및 열처리 추가를 실행할 수 있다.
둘째, NMOS 및 PMOS 트랜지스터 영역의 게이트 산화막을 각각 다르게 형성하여 소자의 신뢰성을 향상시킬 수 있다.
셋째, 다결정 실리콘막에 베리어 산화막을 형성한 후 패터닝하여 게이트를 형성할 때 식각할 부분만 도핑되지 않도록 함으로서 식각율이 달라 폴리 잔류물이 남거나 기판이 손상되는 것을 방지할 수 있다.
Claims (4)
- 반도체 기판에 NMOS 및 PMOS 트랜지스터가 형성될 영역을 정의하는 단계;상기 NMOS 영역과 PMOS 영역에 각각 p형 및 n형 분순물 이온을 주입하는 단계;상기 NMOS 영역과 PMOS 영역의 반도체 기판상에 서로 다른 두께를 갖는 게이트 절연막을 형성하는 단계;상기 반도체 기판의 전면에 언도우프트 다결정 실리콘막 및 산화막을 차례로 형성하는 단계;상기 산화막을 선택적으로 제거하여 게이트 영역을 정의하는 단계;상기 게이트가 형성될 다결정 실리콘막에 p형 및 n형 불순물 이온을 선택적으로 주입하는 단계;상기 산화막을 제거하고 다결정 실리콘막상에 게이트 금속층 및 절연막을 차례로 형성하는 단계;상기 절연막, 게이트 금속층, 다결정 실리콘막, 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 금속층은 WSix, TiSix, W 중에서 하나를 선택하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 절연막은 NMOS 영역보다 PMOS 영역을 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (2)
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| KR100763710B1 (ko) * | 2006-08-31 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 듀얼 게이트 형성 방법 및 이의 구조 |
| KR100840684B1 (ko) * | 2001-10-29 | 2008-06-24 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
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2001
- 2001-06-27 KR KR1020010037102A patent/KR20030001750A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100840684B1 (ko) * | 2001-10-29 | 2008-06-24 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100763710B1 (ko) * | 2006-08-31 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 듀얼 게이트 형성 방법 및 이의 구조 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |