KR200273011Y1

KR200273011Y1 - Level shifter with low power consumption

Info

Publication number: KR200273011Y1
Application number: KR2019980020665U
Authority: KR
Inventors: 강종훈
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1998-10-28
Filing date: 1998-10-28
Publication date: 2002-06-20
Also published as: KR20000008810U

Abstract

본 고안은 입력 신호 레벨에 응답하여 출력 신호 레벨을 변환하여 출력하는 레벨 쉬프터에 관한 것으로 이를 위한 본 고안은, 입력신호의 전위레벨에 응답하여 제1 클럭 신호를 공급하는 제1 클럭 공급단과, 상기 제1 클럭 신호에 의하여 선택적으로 상기 제1 클럭 공급단과 제1 노드 사이의 전류 흐름 경로를 제어하여 제1 노드를 충전 또는 방전하되, 입력신호가 제1 전압일때는 충전하는 전류패스만이 형성되고 제2 전압일때는 방전하는 전류패스만이 형성되는 제1 제어수단; 및 상기 제1 노드의 출력에 응답하여 제2 클럭 신호를 공급하는 제2 클럭 공급단과, 상기 제1 노드의 전위 레벨에 의하여 선택적으로 상기 제2 클럭 공급단과 출력단 사이의 전류 흐름 경로를 제어하는 제2 제어수단을 포함하되 입력 신호가 제1 전압일때는 충전하는 전류패스만이 형성되고 제2 전압일때는 방전하는 전류패스만이 형성되는 제1 제어수단을 포함하며, 상기 입력 신호의 레벨에 따라 상기 출력단으로 부터의 출력 신호의 레벨을 변환하여 출력하는 것을 특징으로 한다.The present invention relates to a level shifter for converting and outputting an output signal level in response to an input signal level. The present invention provides a first clock supply stage for supplying a first clock signal in response to a potential level of an input signal, and The first clock signal selectively controls the current flow path between the first clock supply terminal and the first node to charge or discharge the first node, but only a current path for charging when the input signal is the first voltage is formed. First control means for forming only a current path for discharging when the voltage is second; And a second clock supply terminal for supplying a second clock signal in response to an output of the first node, and selectively controlling a current flow path between the second clock supply terminal and an output terminal based on a potential level of the first node. And second control means, wherein the first control means includes only a current path for charging when the input signal is a first voltage, and only a current path for discharging when a second voltage is formed, according to the level of the input signal. And converts and outputs the level of the output signal from the output terminal.

Description

저전력 레벨 쉬프터{Level shifter with low power consumption}Level shifter with low power consumption

본 고안은 디지털 회로에 관한 것으로서, 특히 입력 신호 레벨에 응답하여 출력 신호 레벨을 변환하여 출력하는 레벨 쉬프터(level shifter)에 관한 것이다.The present invention relates to a digital circuit, and more particularly, to a level shifter for converting and outputting an output signal level in response to an input signal level.

일반적으로, 전압 레벨 쉬프터(Voltage level shifter)는 저전압 레벨에서 동작하는 회로의 신호를 고전압 레벨에서 동작하는 회로로 전달할 때 사용되는데,예를들어 3V로 동작하는 마이크로 컨트롤러(microcontroller)또는 마이크로 프로세서(microprocessor)와 5V로 동작하는 외부의 주변 로직 간의 인터페이스(interface)를 위해 전압 레벨 쉬프터가 사용된다.In general, a voltage level shifter is used to transfer a signal from a circuit operating at a low voltage level to a circuit operating at a high voltage level, for example, a microcontroller or microprocessor operating at 3V. ) And a voltage level shifter is used to interface between external peripheral logic operating at 5V.

도 1은 종래의 전압 레벨 쉬프터로서, 5V의 전원전압(이하, VDD라 함)과 접지전원(이하, VSS라 함)간에 직렬 접속되며, 0V에서 3V로 스윙(swing)하는 입력신호(IN)를 각각의 게이트로 입력받는 피채널 MOSFET(N-Channel MOSFET, 14)로 이루어진 전형적인 CMOS(Complementary MOS)회로이다.1 is a conventional voltage level shifter, which is connected in series between a 5V power supply voltage (hereinafter referred to as VDD) and a ground power supply (hereinafter referred to as VSS), and swings an input signal IN from 0V to 3V. Is a typical Complementary MOS (CMOS) circuit consisting of N-channel MOSFETs (14) receiving each gate.

입력신호에 OV가 인가될 경우, 피채널MOSFET(12)는 턴-온(turn-on)되고, 엔채널 MOSFET(14)는 턴-오프(turn-off)되어 출력신호(OUT)로 5V를 내보낸다.When OV is applied to the input signal, the channel MOSFET 12 is turned on and the N-channel MOSFET 14 is turned off to output 5V as the output signal OUT. Export.

그리고, 입력신호에 3V가 인가될 경우, 피채널 MOSFET(12)는 턴-오프되고, 엔채널 MOSFET(14)는 턴-온 되어 출력신호(OUT)로 0V를 내보낸다.When 3V is applied to the input signal, the channel MOSFET 12 is turned off and the N-channel MOSFET 14 is turned on to output 0V to the output signal OUT.

결론적으로, 입력신호가 0V ~ 3V로 스윙할 때, 출력신호(OUT)는 피채널 MOSFET(12)와 엔채널MOSFET(14)를 통해 0V ~ 5V를 스윙하게 된다.In conclusion, when the input signal swings from 0V to 3V, the output signal OUT swings from 0V to 5V through the P-channel MOSFET 12 and the N-channel MOSFET 14.

이러한 종래의 레벨 쉬프터는 입력신호에 3V가 인가될 때, 피채널 MOSFET(12)RK 완전하게 턴-오프되지 않음으로 인해 생기는 상당한 양의 정적 전류(Static current)가 양 MOSFET를 통하여 소비되어 전력 소모가 커지게 되는 문제점이 발생한다.This conventional level shifter consumes a significant amount of static current through both MOSFETs when 3V is applied to the input signal, due to the fact that the channel MOSFET 12RK is not completely turned off. Problem occurs that becomes large.

본 고안은 상기 문제점을 해결하기 위하여 안출된 것으로써, 입력 신호에 응답하여 미리 정해진 클럭 신호의 구간 동안만 출력 신호를 차지하여 불필요한 전류 경로를 차단하고, 정적 전류로 인한 전력 소모를 줄인 레벨 쉬프터를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and in response to an input signal, a level shifter which occupies an output signal only for a predetermined clock signal interval to block unnecessary current paths and reduces power consumption due to static currents. The purpose is to provide.

도1은 종래의 전압 레벨 쉬프터의 회로도.1 is a circuit diagram of a conventional voltage level shifter.

도2는 본 고안에 따른 레벨 쉬프터의 일실시 회로도.Figure 2 is a circuit diagram of one embodiment of a level shifter according to the present invention.

도3은 본 고안의 일실시예에 따른 도 2의 레벨 쉬프터에 대한 타이밍도.3 is a timing diagram of the level shifter of FIG. 2 in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 3V 레벨 제어부20: 3V level control

40 : 5V 레벨 제어부40: 5V level control

상기 목적을 달성하기 위하여 본 고안은, 본 고안은 입력 신호 레벨에 응답하여 출력 신호 레벨을 변환하여 출력하는 레벨 쉬프터에 관한 것으로 이를 위한 본 고안은, 입력신호의 전위레벨에 응답하여 제1 클럭 신호를 공급하는 제1 클럭 공급단과, 상기 제1 클럭 신호에 의하여 선택적으로 상기 제1 클럭 공급단과 제1 노드 사이의 전류 흐름 경로를 제어하여 제1 노드를 충전 또는 방전하되, 입력신호가 제1 전압일때는 충전하는 전류패스만이 형성되고 제2 전압일때는 방전하는 전류패스만이 형성되는 제1 제어수단; 및 상기 제1 노드의 출력에 응답하여 제2 클럭 신호를 공급하는 제2 클럭 공급단과, 상기 제1 노드의 전위 레벨에 의하여 선택적으로 상기 제2 클럭 공급단과 출력단 사이의 전류 흐름 경로를 제어하는 제2 제어수단을 포함하되 상기 제1 제어수단의 출력이 제1 전압일때는 충전하는 전류패스만이 형성되고 제2 전압일때는 방전하는 전류패스만이 형성되는 제1 제어수단을 포함하며, 상기 입력 신호의 레벨에 따라 상기 출력단으로 부터의 출력 신호의 레벨을 변환하여 출력하는 것을 특징으로 한다.The present invention for achieving the above object, the present invention relates to a level shifter for outputting the output signal level in response to the input signal level, the present invention for this, the first clock signal in response to the potential level of the input signal The first clock supply terminal for supplying the first and the first clock signal to selectively control the current flow path between the first clock supply terminal and the first node to charge or discharge the first node, the input signal is a first voltage A first control means in which only a current path for charging is formed and only a current path for discharging when a second voltage is formed; And a second clock supply terminal for supplying a second clock signal in response to an output of the first node, and selectively controlling a current flow path between the second clock supply terminal and an output terminal based on a potential level of the first node. And a second control means, wherein the first control means includes only a current path for charging when the output of the first control means is a first voltage, and only a current path for discharging when a second voltage is formed. The level of the output signal from the output terminal is converted according to the level of the signal.

이하, 첨부된 도면을 참조하여 본 고안을 상세히 살펴본다.Hereinafter, with reference to the accompanying drawings looks at the present invention in detail.

도 2는 본 고안에 따른 레벨 쉬프터의 일실시 회로도로서, 0V에서 3V로 스윙하는 입력신호의 레벨에 응답하여 외부로부터 3V 클럭 신호(코아 로직에서 사용하는 클럭신호)가 공급되는 3V 클럭 공급단(21)과 노드(26) 사이의 전류 흐름 경로를 제어하는 3V 레벨 제어부(20)와, 노드(26)에 연결되며, 상기 노드(26)의 레벨에 응답하여 외부로부터 5V 클럭 신호(주변 로직에서 사용되는 클럭 신호)가 공급되는 5V 클럭 공급단(41)과 출력 신호(OUT)를 출력하는 출력단 사이의 전류 흐름 경로를 제어하는 5V 레벨 제어부(40)로 이루어진다.2 is a circuit diagram of an embodiment of a level shifter according to the present invention, in which a 3V clock supply stage is supplied with a 3V clock signal (a clock signal used in core logic) externally in response to a level of an input signal swinging from 0V to 3V ( A 3V level controller 20 for controlling the current flow path between the node 21 and the node 26 and a node connected to the node 26 and a 5V clock signal from the outside in response to the level of the node 26 (in the peripheral logic). And a 5V level control unit 40 for controlling the current flow path between the 5V clock supply terminal 41 to which the clock signal to be used is supplied and the output terminal for outputting the output signal OUT.

3V 레벨 제어부(20)는 3V 클럭 공급단(21)이 소스에 연결되고, 입력 신호를 게이트로 입력받는 엔채널 MOSFET(22)와, 상기 엔채널 MOSFET(22)의 드레인단 및 노드(26) 사이에 역방향 접속된 다이오드(23)와, 3V 클럭 공급단(21)이 소스에 연결되고, 입력 신호를 게이트로 입력받는 피채널 MOSFET(24)와, 상기 피채널 MOSFET(24)의 드레인단 및 노드(26) 사이에 순방향 접속된 다이오드(23)로 이루어지고, 5V 레벨 제어부(40)는 5V 클럭 공급단(41)이 소스에 연결되고, 노드(26)가 게이트에 연결되는 엔채널 MOSFET(42)와, 상기 앤채널 MOSFET(42)의 드레인단 및 출력단(OUT) 사이에 역방향 접속된 다이오드(43)와, 5V 클럭 공급단(41)이 소스에 연결되고, 노드(26)가 게이트에 연결되는 피채널 MOSFET(44)와, 상기 피채널 MOSFET(44)의 드레인단 및 출력단(OUT)사이에 순방향 접속된 다이오드(45)와, 출력 신호(OUT)의 전압 레벨을 안정화시키기 위해 상기 출력 신호(OUT)를 게이트로 피드백 입력받으며, 5V의 단일 전원전압단(VDD) 및 출력단(OUT) 사이에 연결되는 피채널 MOSFET(46)로 이루어진다.The 3V level controller 20 includes an N-channel MOSFET 22 having a 3V clock supply terminal 21 connected to a source and receiving an input signal as a gate, a drain terminal and a node 26 of the N-channel MOSFET 22. A diode 23 connected in a reverse direction, a 3V clock supply terminal 21 connected to a source, and a channel MOSFET 24 for receiving an input signal as a gate; a drain terminal of the channel MOSFET 24; The 5V level control section 40 is composed of a diode 23 connected forward between the nodes 26, and the 5V level control section 40 includes an N-channel MOSFET (with a 5V clock supply terminal 41 connected to a source and a node 26 connected to a gate). 42, a diode 43 reversely connected between the drain terminal and the output terminal OUT of the N-channel MOSFET 42, and a 5V clock supply terminal 41 are connected to the source, and the node 26 is connected to the gate. An output signal and a diode 45 forward connected between the connected P-channel MOSFET 44, the drain terminal of the P-channel MOSFET 44, and the output terminal OUT; In order to stabilize the voltage level of OUT, the output signal OUT is fed back to the gate, and is composed of a channel MOSFET 46 connected between a single power supply voltage terminal VDD and an output terminal OUT of 5V.

도 3은 본 고안의 일실시예에 따른 상기 도 2의 레벨 쉬프터에 대한 타이밍도이다.3 is a timing diagram of the level shifter of FIG. 2 according to an embodiment of the present invention.

도 2 및 도 3을 참조하여, 본 고안의 레벨 쉬프팅 동작을 설명한다.2 and 3, the level shifting operation of the present invention will be described.

본 고안의 레벨 쉬프터는 입력 신호의 레벨에 따라 3V 또는 5V 클럭 공급단과 해당 레벨 제어부의 출력단 사이의 전류 흐름을 선택적으로 차단하여 입력 신호의 레벨에 따라 출력 신호(OUT)의 레벨을 변환하여 출력하도록 동작한다.The level shifter of the present invention selectively blocks the current flow between the 3V or 5V clock supply terminal and the output terminal of the corresponding level control unit according to the level of the input signal so as to convert the level of the output signal OUT according to the level of the input signal and output it. It works.

입력 신호가 초기값 또는 이전 상태의 값인 논리 "하이(High)"일 때, 엔체널 MOSFET(22) 및 다이오드(23)를 통해 3V 클럭 공급단(21)과 노드(26) 사이에 전류 흐름 경로가 형성되어 노드(26)는 또다른 초기값 또는 이전 상태값인 논리 "로우(LOW)값이 되고, 반대로 입력 신호가 논리 "로우"일 때는 피채널 MOSFET(24) 및 다이오드(25)를 통해 3V 클럭 공급단(21)과 노드(26) 사이에 전류 흐름 경로가 형성되어 노드(26)는 논리 "하이"가 된다.When the input signal is a logic "high" that is the value of the initial value or the previous state, the current flow path between the 3V clock supply 21 and the node 26 through the internal MOSFET 22 and the diode 23. Is formed so that the node 26 becomes another initial or previous state value, a logic " LOW " value, and conversely, through the P-channel MOSFET 24 and diode 25 when the input signal is a logic " low ". A current flow path is formed between the 3V clock supply 21 and node 26 so that node 26 is logical " high. &Quot;

다음으로, 입력 신호가 "하이"에서 "로우"로 천이될 때, 노드(26)는 3V 클럭 신호의 다음 상승 에지에서 변하고(A 구간), 출력 신호(OUT)는 5V 클럭 신호의 하강 에지에서 변한다(B 구간).Next, when the input signal transitions from "high" to "low", node 26 changes on the next rising edge of the 3V clock signal (A section) and the output signal OUT on the falling edge of the 5V clock signal. (B section).

노드(26)가 "하이"(3V 레벨)로 되고 나서, 출력 신호(OUT)가 "로우"로 될 때 까지의 구간동안(C 구간) 노드(26)의 전압은 3V를 계속 유지하게 되는데, 이때 5V 레벨 제어부(40)의 엔채널 MOSFET(42)는 턴-온되고, 피채널 MOSFET(44)는 완전히 턴-오프되지 않아 회로 동작이 불안정하게 되는데, 이때, 피채널 MOSFET(46)가 출력 신호(OUT)의 전압 레벨(0V)에 의해 턴-온되어 노드(26)의 전압 레벨을 5V로 잡아줌으로서 회로 동작을 안정화시킨다.After the node 26 goes high (3V level), the voltage of the node 26 continues to be 3V for the period (C section) until the output signal OUT goes low. At this time, the N-channel MOSFET 42 of the 5V level control unit 40 is turned on, and the P-channel MOSFET 44 is not completely turned off, resulting in unstable circuit operation. In this case, the P-channel MOSFET 46 is outputted. The voltage level (0V) of the signal OUT is turned on to stabilize the circuit operation by bringing the voltage level of the node 26 to 5V.

이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 고안은, 입력 신호의 레벨에 따라 3V 또는 5V 클럭 공급단과 해당 레벨 제어부의 출력단 사이의 전류 흐름을 선택적으로 차단함으로써, 불필요한 정적 전류의 소모를 제거하여 전력 소비를 줄일 수 있는 탁월한 효고가 있다. 또한 저전압(3V) 밧데리를 사용하는 포터블 시스템을 구성하는 중요한 칩과 5V 공급 전원을 사용하는 주변 로직과의 인터페이스에 본 고안의 회로를 적용할 경우 부가의 성능 향상의 효과가 있다.The present invention made as described above, by selectively blocking the current flow between the 3V or 5V clock supply terminal and the output terminal of the level control unit according to the level of the input signal, to eliminate the unnecessary static current consumption to reduce the power consumption There is Hyogo. In addition, when the circuit of the present invention is applied to an interface between an important chip constituting a portable system using a low voltage (3V) battery and a peripheral logic using a 5V supply, there is an additional performance improvement.

Claims

입력신호의 전위레벨에 응답하여 제1 클럭 신호를 공급하는 제1 클럭 공급단과, 상기 제1 클럭 신호에 의하여 선택적으로 상기 제1 클럭 공급단과 제1 노드 사이의 전류 흐름 경로를 제어하여 제1 노드를 충전 또는 방전하되, 입력신호가 제1 전압일때는 충전하는 전류패스만이 형성되고 제2 전압일때는 방전하는 전류패스만이 형성되는 제1 제어수단; 및A first clock supply terminal for supplying a first clock signal in response to a potential level of an input signal, and selectively controlling a current flow path between the first clock supply terminal and a first node by the first clock signal; A first control means for charging or discharging the battery, wherein only the current path for charging when the input signal is the first voltage is formed and only the current path for discharging when the second signal is formed; And

상기 제1 노드의 출력에 응답하여 제2 클럭 신호를 공급하는 제2 클럭 공급단과, 상기 제1 노드의 전위 레벨에 의하여 선택적으로 상기 제2 클럭 공급단과 출력단 사이의 전류 흐름 경로를 제어하는 제2 제어수단을 포함하되 상기 제1 제어수단의 출력이 제1 전압일때는 충전하는 전류패스만이 형성되고 제2 전압일때는 방전하는 전류패스만이 형성되는 제1 제어수단을 포함하며, 상기 입력 신호의 레벨에 따라 상기 출력단으로 부터의 출력 신호의 레벨을 변환하여 출력하는 것을 특징으로 하는 레벨 쉬프터.A second clock supply terminal for supplying a second clock signal in response to an output of the first node; and a second current control path for selectively controlling the current flow path between the second clock supply terminal and an output terminal according to a potential level of the first node. A first control means including a control means, wherein only a current path for charging is formed when the output of the first control means is a first voltage, and only a current path for discharging when a second voltage is formed; And a level shifter for converting and outputting the level of the output signal from the output terminal in accordance with the level of?.

제 1 항에 있어서,The method of claim 1,

상기 제1 제어수단은,The first control means,

상기 제1 클럭 공급단이 소스에 연결되고, 상기 입력 신호를 게이트로 입력 받는 엔채널 MOSFET;An N-channel MOSFET having the first clock supply terminal connected to a source and receiving the input signal as a gate;

상기 엔채널 MOSFET의 드레인단 및 상기 제1 노드 사이에 역방향 접속된 제1 다이오드;A first diode reversely connected between the drain terminal of the N-channel MOSFET and the first node;

상기 제1 클럭 공급단이 소스에 연결되고, 상기 입력 신호를 게이트로 입력 받는 피채널 MOSFET; 및A channel MOSFET having the first clock supply terminal coupled to a source and receiving the input signal as a gate; And

상기 피채널 MOSFET의 드레인단 및 상기 제1 노드 사이에 순방향 접속된 제2 다이오드를 포함하여 이루어지는 레벨 쉬프터.And a second diode forward connected between the drain end of the channel MOSFET and the first node.

제 1 항에 있어서,The method of claim 1,

상기 제2 제어수단은,The second control means,

제2 클럭 공급단이 소스에 연결되고, 상기 제1 노드가 게이트에 연결되는 엔채널 MOSFET;An N-channel MOSFET having a second clock supply terminal coupled to a source and the first node coupled to a gate thereof;

상기 엔채널 MOSFET의 드레인단 및 상기 출력단 사이에 역방향 접속된 제1 다이오드;A first diode reversely connected between the drain terminal and the output terminal of the N-channel MOSFET;

상기 제2 클럭 공급단이 소스에 연결되고, 상기 제1 노드가 게이트에 연결되는 제1 피채널 MOSFET;A first P-channel MOSFET having the second clock supply terminal connected to a source and the first node connected to a gate;

상기 제1 피채널 MOSFET의 드레인단 및 상기 출력단 사이에 순방향 접속된 제2 다이오드; 및A second diode forward connected between the drain terminal and the output terminal of the first P-channel MOSFET; And

단일 전원전압단 및 상기 출력단 사이에 연결되며, 게이트로 상기 출력단의 신호를 피드백 입력받아 상기 출력단의 전압 레벨을 안전화 시키는 제2 피채널 MOSFET를 포함하여 이루어지는 레벨 쉬프터.And a second P-channel MOSFET connected between a single power supply voltage terminal and the output terminal and receiving a feedback signal of the output terminal through a gate to secure a voltage level of the output terminal.

제 3 항에 있어서,The method of claim 3, wherein

상기 출력단의 전압 레벨은,The voltage level of the output terminal,

상기 제1 전압에서 상기 제2 전압 보다 높은 상기 단일 전원전압단으로부터 공급되는 전원전압 레벨 사이를 스윙하는 것을 특징으로 하는 레벨 쉬프터.And swinging between power supply voltage levels supplied from said single power supply voltage terminal higher than said second voltage at said first voltage.