JPH0237823A - Level shift circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、低電源電圧回路から高電源電圧回路へロジッ
ク信号をレベル変換して伝送する際に使用されるレベル
シフト回路に関し、集積回路の内の特にＣＭＯＳＩＣに
好適なレベルシフト回路に関する。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a level shift circuit used to level-convert and transmit a logic signal from a low power supply voltage circuit to a high power supply voltage circuit. The present invention relates to a level shift circuit particularly suitable for CMOSIC.
（従来の技術）
集積回路の内のＣＭＯＳＩＣは、消費電力が小さいこと
から卓上電子計算機等の電池を電源とする機器において
特に多用されている。他方、集積回路において低電源電
圧回路から高電源電圧回路へロジック信号をレベル変換
して伝送する場合には、レベルシフト回路と称される回
路が使用されている。第３図にＣＭＯＳＩＣにおける従
来のレベルシフト回路の代表例を示し、第４図にその動
作を説明するためのタイミングチャートを示す。(Prior Art) CMOSICs, which are among integrated circuits, are particularly frequently used in devices powered by batteries, such as desk-top computers, because of their low power consumption. On the other hand, when a logic signal is level-converted and transmitted from a low power supply voltage circuit to a high power supply voltage circuit in an integrated circuit, a circuit called a level shift circuit is used. FIG. 3 shows a typical example of a conventional level shift circuit in a CMOSIC, and FIG. 4 shows a timing chart for explaining its operation.
第３図のレベルシフト回路においては、Ｐチャネルトラ
ンジスタ１１およびＮチャネルトランジスタ１２が、低
電圧電源（電圧Ｖｃｃ）１０とＧＮＤ３０（ここでは電
圧０とする）との間に挿入されている。周知の如り、ト
ランジスタ１１．１２はインバータを構成している。ま
た、Ｐチャネルトランジスタ２１．Ｎチャネルトランジ
スタ２２゜Ｐチャネルトランジスタ２３及びＮチャネル
トランジスタ２４を有する回路が高電圧電源（電圧Ｖ１
）２０とＧＮＤ３０との間に配設されている。In the level shift circuit shown in FIG. 3, a P-channel transistor 11 and an N-channel transistor 12 are inserted between a low voltage power supply (voltage Vcc) 10 and GND 30 (here, the voltage is set to 0). As is well known, transistors 11 and 12 constitute an inverter. Additionally, P-channel transistor 21. N-channel transistor 22° A circuit having P-channel transistor 23 and N-channel transistor 24 is connected to a high voltage power supply (voltage V1
) 20 and GND 30.
この回路がレベル変換部を構成している。Ｐチャネルト
ランジスタ２１とＮチャネルトランジスタ２２とのドレ
イン同士が接続され、Ｐチャネルトランジスタ２３とＮ
チャネルトランジスタ２４とのドレイン同士が接続され
ている。高電圧電源２０にはＰチャネルトランジスタ２
１及び２３のソースが接続され、Ｃ，ＮＤ３０にはＮチ
ャネルトランジスタ２２及び２４のソースが接続されて
いる。This circuit constitutes a level conversion section. The drains of the P-channel transistor 21 and the N-channel transistor 22 are connected to each other, and the drains of the P-channel transistor 23 and the N-channel transistor 22 are connected to each other.
The drains of the channel transistor 24 are connected to each other. The high voltage power supply 20 has a P channel transistor 2
The sources of N-channel transistors 22 and 24 are connected to C and ND30.
また、Ｐチャネルトランジスタ２１のゲート及びＰチャ
ネルトランジスタ２３のゲートは、Ｎチャネルトランジ
スタ２４のドレイン及びＮチャネルトランジスタ２２の
ドレインにそれぞれ接続されている。Furthermore, the gate of P-channel transistor 21 and the gate of P-channel transistor 23 are connected to the drain of N-channel transistor 24 and the drain of N-channel transistor 22, respectively.
入力信号は入力ライン１３を通してＰチャネルトランジ
スタ１１およびＮチャネルトランジスタ１２で構成され
るインバータに与えられ、ここで反転されて、ライン１
４を介してＮチャネルトランジスタ２２のゲートに加え
られる。入力信号はまた。そのままＮチャネルトランジ
スタ２４のゲートに加えられる。Ｎチャネルトランジス
タ２４のドレインの電圧は、出力ライン２６を通して出
力信号として外部へ伝送される。The input signal is applied through an input line 13 to an inverter composed of a P-channel transistor 11 and an N-channel transistor 12, where it is inverted and sent to line 1.
4 to the gate of N-channel transistor 22. The input signal is also It is applied as is to the gate of N-channel transistor 24. The voltage at the drain of N-channel transistor 24 is transmitted to the outside through output line 26 as an output signal.
入力ライン１３における電圧Ｖｌｌがハイレベル（Ｖｃ
ｃ）からローレベルに変化すると、Ｐチャネルトランジ
スタ１１が導通し、Ｎチャネルトランジスタ１２．２４
が非導通となる。Ｐチャネルトランジスタ１１の導通に
ともないライン１４における電圧Ｖ １４がハイレベル
（ＶＣＣ）となり、Ｎチャネルトランジスタ２２が導通
する。すなわち。The voltage Vll on the input line 13 is at a high level (Vc
c) to low level, the P-channel transistor 11 becomes conductive and the N-channel transistor 12.24 becomes conductive.
becomes non-conductive. As P-channel transistor 11 becomes conductive, voltage V14 on line 14 becomes high level (VCC), and N-channel transistor 22 becomes conductive. Namely.
入力信号でＮチャネルトランジスタ２４のゲートが直接
制御されるとともに、Ｐチャネルトランジスタ１１とＮ
チャネルトランジスタ１２とで構成されたインバータで
入力信号が反転され、この反転信号でＮチャネルトラン
ジスタ２２のゲートが制御される。The gate of the N-channel transistor 24 is directly controlled by the input signal, and the gate of the P-channel transistor 11 and the N-channel transistor 24 are directly controlled.
The input signal is inverted by the inverter configured with the channel transistor 12, and the gate of the N-channel transistor 22 is controlled by this inverted signal.
このような入力信号とその反転信号に基づくゲート制御
によってＮチャネルトランジスタ２２が導通し、Ｎチャ
ネルトランジスタ２４が非導通になると、ライン２５に
おける電圧Ｖ２Ｓがローレベルとなり、Ｐチャネルトラ
ンジスタ２３が導通する。この時、Ｎチャネルトランジ
スタ２４は非導通であるので、出力ライン２６における
電圧Ｖ２６はローレベルからハイレベル（Ｖｐｐ）に変
化する。When N-channel transistor 22 becomes conductive and N-channel transistor 24 becomes non-conductive by gate control based on such an input signal and its inverted signal, voltage V2S on line 25 becomes low level, and P-channel transistor 23 becomes conductive. At this time, since the N-channel transistor 24 is non-conductive, the voltage V26 on the output line 26 changes from a low level to a high level (Vpp).
この電圧上昇によりＰチャネルトランジスタ２１は非導
通となる。人力ライン１３における電圧■３がローレベ
ルからハイレベル（Ｖ。、）にｉ（ｌたときは、逆の動
作によって出力ライン２６における電圧ＶＺ＆がハイレ
ベル（ＶＰＰ）からローレベルに変化する。かくして、
入力信号は高電圧電源２０と同じ電圧レベルの反転信号
にレベル変換されて出力される。This voltage rise causes P-channel transistor 21 to become non-conductive. When the voltage 3 on the human power line 13 changes from a low level to a high level (V.,), the voltage VZ& on the output line 26 changes from a high level (VPP) to a low level by the reverse operation. ,
The input signal is level-converted to an inverted signal having the same voltage level as the high voltage power supply 20 and output.
（発明が解決しようとする課題）
従来より、このようなレベルシフト回路においては、入
力信号のレベル変化時に多くの電源電流【２゜が流れる
ことが問題とされていた。これは。(Problems to be Solved by the Invention) Conventionally, in such level shift circuits, it has been considered a problem that a large amount of power supply current [2°] flows when the level of an input signal changes. this is.
入力信号が変化した時にＰチャネルトランジスタ２１及
びＮチャネルトランジスタ２２の双方またはＰチャネル
トランジスタ２３及びＮチャネルトランジスタ２４の双
方が導通し、いずれの場合にも高電圧電源２０からＧＮ
Ｄ３０に貫通電流が流れるこ°とか原因である。When the input signal changes, both P-channel transistor 21 and N-channel transistor 22 or both P-channel transistor 23 and N-channel transistor 24 become conductive, and in either case, the high voltage power supply 20 is connected to GN.
The cause is that a through current flows through D30.
すなわち、入力信号がハイレベル（Ｖｃｃ）からローレ
ベルに変化した時には、上述したようにＮチャネルトラ
ンジスタ２２が導通し、その結果としてＰチャネルトラ
ンジスタ２１が非導通となるが、この間には僅かな時間
差がある。Ｐチャネルトランジスタ２１は非導通になる
前には導通しているので、Ｎチャネルトランジスタ２２
が導通してからＰチャネルトランジスタ２１が非導通と
なるまでの間は双方のトランジスタが同時に導通状態と
なる。入力信号がローレベルからハイレベル（ＶＣＣ）
に変化した時は、Ｐチャネルトランジスタ２３とＮチャ
ネルトランジスタ２４が゛同時に導通状態となり、やは
り多くの電源電流Ｉ２゜が流れる。That is, when the input signal changes from a high level (Vcc) to a low level, the N-channel transistor 22 becomes conductive as described above, and as a result, the P-channel transistor 21 becomes non-conductive, but there is a slight time difference during this time. There is. Since P-channel transistor 21 is conductive before becoming non-conductive, N-channel transistor 22
Both transistors are conductive at the same time from when P-channel transistor 21 becomes conductive to when P-channel transistor 21 becomes non-conductive. Input signal goes from low level to high level (VCC)
When the current changes to , the P-channel transistor 23 and the N-channel transistor 24 become conductive at the same time, and a large amount of power supply current I2 also flows.
上述したように、ＣＭＯ３ＩＣの最大の利点は消費電力
が少ないことである。このようなＣＭＯ３ＩＣに従来の
レベルシフト回路を用いると、消費電力が増大してしま
い、ＣＭＯ３ＩＣの低消費電力化が阻害されることにな
る。As mentioned above, the greatest advantage of CMO3IC is that it consumes less power. If a conventional level shift circuit is used in such a CMO3 IC, the power consumption will increase, and the reduction in power consumption of the CMO3 IC will be hindered.
本発明は消費電力の節減が可能なレベルシフト回路を提
供することを目的とする。An object of the present invention is to provide a level shift circuit that can reduce power consumption.
（課題を解決するための手段）
本発明のレベルシフト回路は、第１の電圧レベルの電源
に接続され、該第１の電圧レベルとは異なる第２の電圧
レベルの入力信号を該第１の電圧レベルの電源と実質的
に同一の電圧レベルの信号にレベル変換するレベル変換
部を有するレベルシフト回路であって、少なくとも該入
力信号のレベル変化が生じる期間において該第ｆの電圧
レベルの電源から該レベル変換部への電流の供給を妨げ
る電源遮断手段を備えており、そのことにより上記目的
が達成される。(Means for Solving the Problems) A level shift circuit of the present invention is connected to a power supply at a first voltage level, and inputs an input signal at a second voltage level different from the first voltage level to the first voltage level. A level shift circuit having a level conversion unit that converts the level of a signal having a voltage level substantially the same as that of a power supply having a voltage level, the level shift circuit having a level converting unit that converts the level of a signal having a voltage level substantially the same as that of a power supply having a voltage level, the power supply having the fth voltage level at least during a period in which a level change of the input signal occurs. The above object is achieved by including a power cutoff means that prevents the supply of current to the level converter.
（作用）
本発明のレベルシフト回路においては、入力信号のレベ
ル変化時に電源遮断手段によって第１の電圧レベルの電
源からレベル変換部への電流供給が断たれ２回路内を貫
通電流が流れない。このことにより１本発明のレベルシ
フト回路においては消費電力が節減される。(Function) In the level shift circuit of the present invention, when the level of the input signal changes, the power supply cutoff means cuts off the current supply from the power supply of the first voltage level to the level converter, so that no through current flows in the two circuits. As a result, power consumption can be reduced in the level shift circuit of the present invention.
（実施例） 本発明を実施例について以下に説明する。(Example) The invention will now be described with reference to examples.
第１図は本発明の一実施例を示す回路図、第２図はその
動作を示すタイミングチャートである。FIG. 1 is a circuit diagram showing one embodiment of the present invention, and FIG. 2 is a timing chart showing its operation.
本実施例においては、Ｐチャネルトランジスタ２１及び
Ｐチャネルトランジスタ２３と高電圧電源２０との間に
、電源遮断手段であるＰチャネルトランジスタ２７が介
設されている。これにより。In this embodiment, a P-channel transistor 27 serving as a power cutoff means is interposed between the P-channel transistor 21 and the P-channel transistor 23 and the high voltage power supply 20. Due to this.
高電圧電源２０の電圧ハイレベル（ＶＰＰ）は、このＰ
チャネルトランジスタ２７およびライン２８を通じて２
個のＰチャネルトランジスタ２１及び２３に加えられる
。Ｐチャネルトランジスタ２７のゲートには、第２図に
示されるように、入力信号すなわち入力ライン１３にお
ける電圧が変化する直前から直後にかけてハイレベルの
信号（電圧ＶＦＰ）がライン２９を通じて入力されるよ
うになっている。The voltage high level (VPP) of the high voltage power supply 20 is this P
2 through channel transistor 27 and line 28
P-channel transistors 21 and 23. As shown in FIG. 2, a high-level signal (voltage VFP) is input to the gate of the P-channel transistor 27 through a line 29 from immediately before to immediately after the input signal, that is, the voltage on the input line 13 changes. It has become.
本実施例においては、Ｐチャネルトランジスタ２７が採
用されていること以外は、第３図に示す従来例と回路構
成が同一であるので、同一回路部分に同一符号を付して
構成の説明を省略する。In this embodiment, the circuit configuration is the same as that of the conventional example shown in FIG. 3 except that a P-channel transistor 27 is employed, so the same circuit parts are given the same reference numerals and the explanation of the configuration will be omitted. do.
本実施例において、Ｐチャネルトランジスタ２７のゲー
ト制御信号、すなわちライン２９における電圧Ｖ２９が
ローレベルの時はＰチャネルトランジスタ２７は導通し
ている。この時、入力ライン１３における電圧■１３が
ハイレベル（Ｖｃｃ）であるとすると、Ｎチャネルトラ
ンジスタ１２は導通状態である。その結果、ライン１４
における電圧Ｖ１４はローレベルであり、Ｎチャネルト
ランジスタ２２は非導通である。またＮチャネルトラン
ジスタ２４は導通している。Ｎチャネルトランジスタ２
２が非導通、Ｎチャネルトランジスタ２４が導通である
ので、出力ライン２６における電圧■２６はローレベル
であり、Ｐチャネルトランジスタ２１は導通、Ｐチャネ
ルトランジスタ２３は非導通状態である。In this embodiment, when the gate control signal for P-channel transistor 27, ie, the voltage V29 on line 29, is at a low level, P-channel transistor 27 is conductive. At this time, if the voltage 13 on the input line 13 is at a high level (Vcc), the N-channel transistor 12 is in a conductive state. As a result, line 14
Voltage V14 at is low level, and N-channel transistor 22 is non-conductive. Further, N-channel transistor 24 is conductive. N-channel transistor 2
2 is non-conductive and the N-channel transistor 24 is conductive, so the voltage 26 on the output line 26 is at a low level, the P-channel transistor 21 is conductive, and the P-channel transistor 23 is non-conductive.
このような状態において、入力ライン１３における電圧
Ｖ１３がローレベルに変化する場合を考える。第２図に
示すように、この電圧変化の直前にライン２９の電圧Ｖ
２９がハイレベル（ｖｐｐ）にされ、Ｐチャネルトラン
ジスタ２７が非導通になる。Consider a case where the voltage V13 on the input line 13 changes to low level in such a state. As shown in FIG. 2, just before this voltage change, the voltage V on line 29
29 is set to high level (vpp), and P channel transistor 27 becomes non-conductive.
これにより、ライン２８の電圧Ｖ、及びライン２５の’
ＩＥ 圧Ｖ ２ Ｓがローレベルになる。電圧Ｖｌｌが
ローレベルになると、ライン１４における電圧Ｖ１４が
ハイレベル（Ｖｃｃ）になり、Ｎチャネルトランジスタ
２２が導通し、Ｎチャネルトランジスタ２４が非導通と
なる。しかし、従来例の場合とは異なり、Ｐチャネルト
ランジスタ２７が非導通となっているため、電源電流■
２゜はＯのままである。This causes the voltage V on line 28 and the voltage V on line 25 to
IE pressure V 2 S becomes low level. When voltage Vll goes low, voltage V14 on line 14 goes high (Vcc), making N-channel transistor 22 conductive and N-channel transistor 24 non-conducting. However, unlike the conventional example, since the P-channel transistor 27 is non-conductive, the power supply current
2° remains O.
即ち貫通電流は流れない。That is, no through current flows.
ライン２９における電圧ＶＺ９がローレベルに戻ると、
Ｐチャネルトランジスタ２７が導通する。When voltage VZ9 on line 29 returns to low level,
P-channel transistor 27 becomes conductive.
これによりライン２８における電圧Ｖ２Ｂが上昇し始め
る。電圧■２．がＰチャネルトランジスタ２１゜２３の
しきい電圧以上になった時、Ｐチャネルトランジスタ２
１．２３が導通しようとする。しかし、入力信号により
Ｎチャネルトランジスタ２２が導通状態に固定され、ラ
イン２５における電圧Ｖ２Ｓがローレベルに保持される
。その結果、Ｐチャネルトランジスタ２３を通して出カ
ライン２６へ電流が流れ、Ｐチャネルトランジスタ２１
のゲート電位が上昇し、Ｐチャネルトランジスタ２１に
電流が流れないままでＰチャネルトランジスタ２１が非
導通状態に保持される。従ってＰチャネルトランジスタ
２１とＮチャネルトランジスタ２２とを貫通電流が流れ
ることはなく、出力ライン２６への充電電流に相当する
僅かな電源電流Ｉ２゜が流れるだけで出力ライン２６に
おける電圧ｖ０がハイレベル（ＶＰＰ）に変化する。This causes the voltage V2B on line 28 to begin to rise. Voltage■2. becomes higher than the threshold voltage of P-channel transistor 21゜23, P-channel transistor 2
1.23 tries to conduct. However, the input signal fixes N-channel transistor 22 in a conductive state, and voltage V2S on line 25 is held at a low level. As a result, current flows through the P-channel transistor 23 to the output line 26, and the P-channel transistor 21
The gate potential of P-channel transistor 21 increases, and P-channel transistor 21 is held in a non-conductive state without current flowing through P-channel transistor 21. Therefore, no through current flows through the P-channel transistor 21 and the N-channel transistor 22, and only a small power supply current I2° corresponding to the charging current to the output line 26 flows, causing the voltage v0 on the output line 26 to reach a high level ( VPP).
入力ライン１３における電圧Ｖｌｌがローレベルからハ
イレベル（Ｖｃｃ）に変化する時には逆の動作が行われ
ることによりわずかな電源電流Ｉ２゜が流れるだけで出
力ライン２６における電圧ｖｉａはハイレベル（ｖｒｒ
）からローレベルに変化スる。When the voltage Vll on the input line 13 changes from a low level to a high level (Vcc), the reverse operation is performed, so that only a small supply current I2° flows, and the voltage via on the output line 26 goes to a high level (vrr).
) to low level.
ライン２９における電圧Ｖ２９は外部から印加すること
ができる。また、電圧Ｖ２９を低電圧信号より内部発生
させる場合には第３図に示した従来法を用いてよい。上
述した実施例のレベルシフト回路を 例えばＥＥＰＲＯ
Ｍのワード線高電圧ドライバのように多数のレベルシフ
ト回路を必要とする所に用いることにより、消費電力の
低減に大きな効果を得ることができる。Voltage V29 on line 29 can be applied externally. Further, when the voltage V29 is internally generated from a low voltage signal, the conventional method shown in FIG. 3 may be used. For example, if the level shift circuit of the above embodiment is used as an EEPRO
By using it where a large number of level shift circuits are required, such as the M word line high voltage driver, a large effect can be obtained in reducing power consumption.
上記実施例においては電源遮断手段がＰチャネルトラン
ジスタで構成されているが、これに限定されるものでは
ない。また、上記実施例は低電源電圧回路から高電源電
圧回路への信号レベルのレベルシフヘトを行うものであ
るが１本発明は高電源電圧回路から低電源電圧回路のレ
ベルシフト回路に対しても同様に適用し得る。In the above embodiment, the power cutoff means is composed of a P-channel transistor, but the present invention is not limited to this. Further, although the above embodiment is for level shifting the signal level from a low power supply voltage circuit to a high power supply voltage circuit, the present invention can be similarly applied to a level shift circuit from a high power supply voltage circuit to a low power supply voltage circuit. applicable.
（発明の効果）
本発明のレベルシフト回路においては、このように入力
信号のレベル変化時に貫通電流が生じることがないため
、消費電力が著しく低減される。(Effects of the Invention) In the level shift circuit of the present invention, since no through current occurs when the level of the input signal changes, power consumption is significantly reduced.
従って例えばＣＭＯ３ＩＣに適用すれば、その低消費電
力化の推進に大きな効果を発揮する。Therefore, if applied to, for example, a CMO3 IC, it will have a great effect on promoting lower power consumption.
４、 の な舌゛ｌ
第１図は本発明の一実施例の回路図、第２図はその動作
を示すタイミングチャート第３図は従来例を示す回路図
、第４図はその動作を示すタイミングチャートである。Figure 1 is a circuit diagram of an embodiment of the present invention, Figure 2 is a timing chart showing its operation, Figure 3 is a circuit diagram of a conventional example, and Figure 4 is its operation. This is a timing chart.
１０・・・低電圧電源（第２の電圧レベルの電源）。10...Low voltage power supply (second voltage level power supply).
１３・・・人力ライン、２０・・・高電圧電源（第１の
電圧レベルの電源）、２６・・・出力ライン、２７・・
・Ｐチャネルトランジスタ（電源遮断手段）。13... Human power line, 20... High voltage power supply (first voltage level power supply), 26... Output line, 27...
- P channel transistor (power cutoff means).
以上 儒３図that's all Confucian diagram 3
Claims (1)
レベルとは異なる第２の電圧レベルの入力信号を該第１
の電圧レベルの電源と実質的に同一の電圧レベルの信号
にレベル変換するレベル変換部を有するレベルシフト回
路であって、少なくとも該入力信号のレベル変化が生じ
る期間において該第１の電圧レベルの電源から該レベル
変換部への電流の供給を妨げる電源遮断手段を備えたレ
ベルシフト回路。1. connected to a power supply at a first voltage level, the input signal is at a second voltage level different from the first voltage level;
A level shift circuit having a level conversion unit that converts the level of a signal to a signal having substantially the same voltage level as a power supply having a voltage level of the first voltage level, the power supply having a first voltage level at least during a period in which a level change of the input signal occurs. A level shift circuit comprising a power cutoff means for preventing current from being supplied from the level converter to the level converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188898A JPH0237823A (en) | 1988-07-28 | 1988-07-28 | Level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188898A JPH0237823A (en) | 1988-07-28 | 1988-07-28 | Level shift circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237823A true JPH0237823A (en) | 1990-02-07 |
Family
ID=16231811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188898A Pending JPH0237823A (en) | 1988-07-28 | 1988-07-28 | Level shift circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237823A (en) |
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