KR20020089368A - 탄탈륨 상의 제조 방법 - Google Patents

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챨스 스펜서 휘트만
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렉스마크 인터내셔널, 인코포레이티드
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Abstract

본 발명은 잉크젯 가열기 칩에 사용되는 개선된 탄탈륨 전도성 및 저항성 재료를 제조하는 방법에 관한 것이다. 상세하게 말하자면, 반도체 기판(10) 상에, 바람직한 상의 박막 탄탈륨층을 제조하는 방법은 반도체 기판 상에 보호층(12,16,18)을 증착시키는 단계와, 상기 반도체 기판을 예비 스퍼터 에칭하는 단계와, 소정의 입력 전력으로 소정의 시간 동안 스퍼터링을 함으로써 상기 박막 탄탈륨층(20)을 증착시키는 동안 소정의 온도로 상기 기판을 유지시키는 단계를 포함한다. 상기 방법을 사용함으로 인하여 반도체 기판 상에 사용되는 바람직한 탄탈륨 상의 제조가 가능한데, 이로써 반도체 장치의 사용에 따라 부식 및/또는 캐비테이션 저항이 개선된다.

Description

탄탈륨 상의 제조 방법{METHOD FOR PRODUCING DESIRED TANTALUM PHASE}
탄탈륨 박막은 특히, 전자 장비와 관련된 다양한 응용에 사용된다. 예를 들어, 탄탈륨(Ta)은 MOSFET에서 게이트 전극인, 구리와 실리콘 사이의 확산 장벽으로서, x-선 마스크에서 x-선 흡수제로서, 그리고 잉크젯 프린팅 디바이스를 위한 감열식 프린트헤드(thermal printheads)에서 저항기 상의 보호막(protective overcoat)으로서 사용될 수 있다. 탄탈륨은 전형적으로 2개의 상 즉, 알파 상 탄탈륨 및 베타 상 탄탈륨의 혼합물로서 스퍼터 증착(sputter deposited)된다. 베타 상 탄탈륨은 4각형 구조를 가지며, 체심 입방 구조(body-centered cubic structure)와 상대적으로 더 낮은 저항성을 갖는 알파 상보다 상대적으로 더 단단하며 훨씬 더 높은 저항성을 나타낸다.
감열식 잉크젯 프린팅 디바이스용 프린트헤드는 일반적으로 증착된 전도성 및 저항성 층을 갖는 실리콘 기판을 포함하여 프린트헤드에서 잉크를 가열하고 분출하는 데 사용되는 전기적인 특성을 제공한다. 잉크젯의 잉크는 실리콘의 표면상에 증착된 여러 전도성 및 저항성 층에 대해 부식성을 띨 수 있다. 따라서, 이산화실리콘 및 실리콘 카바이드로 된 추가 패시베이션(passivation) 층 및/또는 질화 실리콘과 같은 보호층이 전형적으로 저항성 및 전도성 층과 함께 사용된다. 전도성, 저항성 및 보호층 각각의 증착은 일반적으로 다양한 증착 기술을 사용하여 연속적으로 수행된다. 각 층은 전형적으로, 바람직한 물질을 최적으로 증착시키기 위한 독자적인 조건 세트를 필요로 한다. 층이 증착되면, 층의 특성을 규정하고 특정 층 사이의 바람직한 결합을 제공하기 위하여 패턴화 단계 및/또는 에칭 단계를 거칠 수 있다. 증착, 패터닝 및 에칭 단계 각각은 시간이 걸리기 때문에 제품 처리량에 영향을 미친다.
감열식 잉크젯 프린트헤드용 전자 구성 요소를 제조하기 위한 개선된 제조 기술에 대한 유효한 필요성이 존재한다.
본 발명은 잉크젯 가열기 칩(ink jet heater chips)에서 사용되는 전도성 및 저항성의 개선된 탄탈륨 물질을 제조하는 방법에 관한 것이다.
도 1은 알파 및 베타 상의 탄탈륨층이 증착되는 가열기 칩의 횡단면도.
도 2는 알파 및 베타 상의 탄탈륨층이 실리콘 카바이드층에 증착되는 가열기 칩의 횡단면도.
앞서 말한 목적 및 장점 그리고 그 밖의 목적 및 장점에 관하여, 본 발명은 잉크젯 프린트헤드에서 사용하기 위한 바람직한 상의 박막 탄탈륨층을 제조하는 방법을 제공한다. 본 방법은 저항성, 전도성 및 보호성 층의 증착에 적합한 반도체 기판을 선택하는 단계를 포함한다. 상기 기판은 소정의 시간 동안 바람직한 상의 탄탈륨층을 증착하기 전에 바람직하게 미리 에칭된다. 그 후 기판은 소정의 시간 동안 선택된 온도로 바람직하게 가열된다. 그 후 기판은 더 가열되거나 냉각되어 바람직한 상의 박막 탄탈륨층을 스퍼터링 하기에 적절한 바람직한 기판 온도에 도달할 수 있다. 기판은 탄탈륨 막을 증착하는 도중에 소정의 기판 온도로 유지되는 한편, 스퍼터링 전력은 소정의 스퍼터링 시간 동안 소정의 입력 레벨로 유지된다.바람직한 온도, 시간 및 전력(총괄적 인자)은 탄탈륨 박막층에서 탄탈륨의 바람직한 상을 만들기 위하여 인자 사이의 수학적인 관계에 따라 선택된다. 상기 인자 사이의 수학적 관계는 탄탈륨층의 두께, 탄탈륨층의 시트 저항(sheet resistance) 및 탄탈륨층에서 베타 상의 백분율을 예상하는 회귀식이다.
다른 양상에서, 본 발명은 반도체 기판을 포함하는 잉크젯 프린트헤드에서 사용하기 위한 가열기 칩을 제공하는데, 여기에는 저항성, 전도성 및 보호성 층이 증착된다. 저항성, 전도성 및 보호성 층은 바람직한 상의 박막 탄탈륨층을 포함할 수 있다.
본 발명의 장점은, 탄탈륨 박막이 전도체, 저항기 및 캐비테이션(cavitation) 저항층과 같은 다른 응용에 사용될 수 있는, 바람직한 상의 박막 탄탈륨층을 안정되게 제조하는 방법을 제공한다는 것이다. 본 발명의 다른 장점은 순수한 상의 탄탈륨 막이 탄탈륨 합금 대신에 사용될 수 있기 때문에, 잉크젯 프린터에서 사용되는 가열기 칩을 생산할 때 제조 단계를 줄이는 방법을 제공하는 것이다. 본 발명의 다른 장점은 잉크젯 프린터에서 사용되는 가열기 칩을 사용할 때 비용을 줄이는 방법을 제공한다는 것이다.
본 발명의 다른 장점은 잉크 부식에 대한 저항성을 증가시켜 잉크젯 프린트헤드의 수명을 연장시킬 수 있게 하는 박막 알파 상 탄탈륨 전도체를 제조하는 방법을 제공한다는 것이다. 본 발명의 다른 장점은 특정 잉크에 대한 캐비테이션 저항을 증가시켜 잉크젯 가열기 칩의 수명을 증가시키기에 적절한 바람직한 상의 박막 탄탈륨 보호막층을 제조하는 방법을 제공한다는 것이다.
본 발명의 다른 장점은 일정 비율이 아닌 도면과 관련하여 고려될 때, 상세한 설명을 참조함으로써 명백해 질 것인데, 여기서 동일 참조 번호는 동일한 요소를 나타낸다.
본 발명은 잉크젯 가열기 칩에서 사용되는 반도체 기판 상에 바람직한 상의 박막 탄탈륨층을 제조하는 방법을 제공한다. 바람직한 실시예에서, 반도체 기판은 실리콘 웨이퍼(10)를 포함한다. 기판의 두께는 특정 응용에 따라 변할 수 있고 당업자에 의해 용이하게 결정될 수 있다. 바람직한 실리콘 웨이퍼의 두께는 약 605미크론 내지 약 645미크론의 범위일 수 있다.
보호층은 저항성 및 전도성층을 증착하는 단계 전에 반도체 기판 상에 바람직하게 증착된다. 도 1에 도시된 바와 같이 보호층은 바람직하게 열 산화물층(12), 질화 실리콘층(16), 및/또는 실리콘 카바이드층(18)을 포함한다. 각 보호층의 두께는 특정 가열기 칩에 따라 변할 수 있다. 열 산화물층(12)의 두께는 일반적으로 약 1035㎚ 내지 1265㎚의 범위일 것이다. 당업자에게 알려진 임의의 방법이 산화물층(12)을 제공하도록 사용될 수 있지만, 산화물층(12)은 바람직하게 산소가 존재할 때 열 공정에 의해 성장된다. 질화 실리콘층(16)은 일반적으로 약 390㎚ 내지 약 490㎚의 범위인 두께를 갖는다. 질화 실리콘층(16)은 바람직하게 플라즈마 강화 화학 증착(plasma enhanced chemical vapor deposition)(PECVD)에 의해 증착된다. 실리콘 카바이드층(18)의 두께는 일반적으로 약 230㎚ 내지 약 290㎚의 범위일 것이다. 바람직하게, 실리콘 카바이드층(18)은 PECVD에 의해 증착된다. 질화 실리콘층(16)과 실리콘 카바이드층(18)을 증착시키는 다른 적절한 방법은 특정 응용에 따라 사용될 수 있다.
박막 탄탈륨층은 바람직하게 상표명 VARIAN 3290으로 메사츄세스주 렉싱턴의 Varian Vacuum Technologies에서 구입할 수 있는 장치와 같은 진공 증착 장치와 같은 장비를 사용하여 제조된다. 사용될 수 있는 다른 장치에는 상표명 VARIAN 3190으로 Varian Vacuum Technologies에서 구입할 수 있는 진공 증착 장치 및 상표명 ECLIPSE STAR, ECLIPSE MARK II, ECLIPSE MARK IV로 텍사스주 오스틴의 Tokyo Electron America, Inc.에서 구입할 수 있는 스퍼터 코팅기 및 상표명 ENDURA로 캘리포니아주 산타 클라라의 Applied Materials에서 구입할 수 있는 스퍼터 코팅기가 있다.
기판은 탄탈륨 층(들)을 스퍼터링 하기 전에 소정의 시간 동안 바람직하게 에칭된다. 바람직하게, 예비 스퍼터 에칭 시간은 약 0 내지 약 400초의 범위이다. 예비 스퍼터 에칭 단계는 대체로 일정한 압력과 대체로 일정한 전압에서 불활성 기체를 사용하여 수행된다. 바람직한 실시예에서, 아르곤은 약 7mTorr(millitorr)(약 0.93Pa) 및 약 -1300V(volt)에서 사용된다. 예비 스퍼터 에칭 단계는 탄탈륨층과 연결하기 위하여, 보호층과 탄탈륨층 사이의 결합을 개선시키기 위하여 또는 특정응용에 대해 바람직한 임의의 다른 목적을 위하여 기판 상에서 층을 통하여 바이어(vias)를 형성하도록 사용될 수 있다.
예비 스퍼터 에칭 단계 후에, 기판은 선택된 온도로 소정의 시간 동안 바람직하게 가열된다. 바람직한 실시예에서, 반도체 기판은 대체로 일정한 약 250℃의 온도로 가열된다. 바람직하게, 예열 시간은 약 0 내지 약 400초의 범위이다. 기판의 가열은 이러한 장치를 제조하는데 적절하다고 알려진 임의의 방법으로 수행될 수 있다. 탄탈륨층을 스퍼터링하기 위한 바람직한 기판 온도가 선택된 예열 온도보다 크다면, 스퍼터링을 위한 바람직한 온도로 기판을 가열하기 위해 추가 가열이 필요할 수 있다. 스퍼터링을 위한 바람직한 기판 온도가 예열 온도보다 낮다면, 스퍼터링 하기 전에 기판을 냉각시키기 위해 추가 시간이 필요할 수 있다. 그러나, 탄탈륨층은 제조 환경에서 작업 처리량을 증가시키기 위해, 기판을 위한 임의의 냉각 시간없이 기판 상으로 스퍼터링될 수 있다. 바람직한 실시예에서, 스퍼터링을 위한 기판 온도는 25℃ 내지 400℃의 범위이다. 스퍼터링 하는 동안 기판 온도는 탄탈륨 상 조성에 가장 큰 효과를 갖는 것으로 믿어진다. 일반적으로 보다 낮은 온도는 베타 상 탄탈륨의 형성을 촉진하고, 보다 높은 온도는 알파 상 탄탈륨의 형성을 촉진한다. 그러나, 특정 응용을 위해 기판을 고온에 위치시키는 것은 바람직하지 않을 수 있지만, 낮은 기판 온도를 보상하도록 하기 위하여 다른 인자가 변경될 수는 있다.
기판은 바람직한 상의 탄탈륨층을 증착하는 단계 도중에 바람직한 온도로 바람직하게 유지된다. 바람직한 상의 탄탈륨층은 소정의 시간 동안 스퍼터링으로 기판 상에 증착된다. 바람직한 실시예에서, 스퍼터링 시간은 약 20 내지 약 400초의 범위이다. 입력 전력은 바람직하게 스퍼터링 단계 내내 소정의 입력 전력 레벨로 유지된다. 바람직하게, 입력 전력은 약 0.6 내지 약 4kW의 범위이다.
스퍼터링 시간 및 입력 전력은 막의 두께에 중요한 영향을 갖는다. 그러므로, 이러한 인자는 주어진 응용에 대한 바람직한 막 두께를 제조하도록 선택될 수 있다. 바람직한 실시예에서, 증착을 위한 베이스 압력은 2×10-7Torr(약 2.67×10-5Pa)이고 스퍼터링은 아르곤 3mTorr(약 0.4Pa)의 압력으로 채워진 챔버에서 일어난다.
다음 형태의 회귀식에 따라서 예비 스퍼터 에칭 시간, 예열 시간, 스퍼터링 동안의 기판 온도, 스퍼터링을 위한 입력 전력 및 스퍼터링 시간을 미리 결정함으로써 탄탈륨의 바람직한 상, 바람직한 두께 또는 바람직한 시트 저항이 제조될 수 있다.
Y = b0+ b1x1+ b2x2+ b3x3+ b4x4+ b5x5+ b12x1x2+ b13x1x3+ b14x1x4+ b15x1x5+ b23x2x3+ b24x2x4+ b25x2x5+ b34x3x4+ b35x3x5+ b45x4x5+ b11x1 2+ b22x2 2+ b33x3 2+ b44x4 2+ b55x5 2.
식에서, Y는 탄탈륨층의 바람직한 특성 중 하나 이상을 나타내는데, b는 회기 계수이고 x는 -1 내지 1 범위의 인자 레벨이다. Y는 베타 상 탄탈륨, 막 두께, 또는 시트 저항의 백분율을 나타낼 수 있다. 베타 상의 백분율이 영이면, 100%의 알파 상 탄탈륨이 형성된다. 유사하게, 베타 상의 백분율이 5퍼센트이면, 박막층은 95%가 알파 상 탄탈륨이다.
탄탈륨층의 바람직한 특성 각각에 대하여, Y값은 변형되었고 인자는 코드화되었다. 옹스트롬 단위의 실제 또는 바람직한 막 두께는 실제 또는 바람직한 막 두께의 제곱근을 취함으로써 상기 회귀식에 대입되도록 변형된다. 실제 또는 바람직한 시트 저항은 실제 또는 바람직한 시트 저항의 자연 로그(natural log)를 취함으로써 회귀식에 대입되도록 변형된다. 베타 상의 백분율은 다음 식을 사용하여 변형된다.
변형된 베타 상 백분율 = 2 ×arcsin(베타 상 백분율0.5).
그러므로, 바람직한 특성을 위한 보정 인자의 레벨을 결정하기 위하여, 답(response)은 회귀식에서 Y에 대한 값을 대입하기 전에 변형되어야만 한다. 유사하게 바람직한 인자 레벨이 회귀식에 대입된다면, 그 결과의 답은 실제 예상된 답의 값을 결정하기 위하여 변형되어야만 한다. 막의 두께에 대하여, 계산된 답은 막 두께에 대한 옹스트롬 단위의 실제 예상된 답을 결정하기 위하여 제곱이 될 것이다. 예상된 시트 저항은 다음 식을 사용하여, 변형된 예상 시트 저항의 지수 함수와 같게 된다.
예상된 시트 저항 = exp(변형된 예상 시트 저항)
회귀식에서 계산된 변형된 백분율 베타 상은 다음의 식을 사용하여 실제의 예상 베타 상 백분율로 전환될 수 있다.
예상된 백분율 베타 상 = (sin(0.5 ×변형된 예상 베타 상))2.
인자 레벨은 또한 회귀식에서 사용되기 전에 코드화 되어야 한다. 인자 레벨은 다음 식을 사용하여 코드화될 수 있다.
코드화 값=(코드화되지 않은 값 - (최소치+최대치)/2)/((최대치-최소치)/2).
"최소치" 및 "최대치"는 주어진 인자에 대한 최소치 및 최대치 레벨이다. 바람직한 실시예에서, 각 인자에 대한 최소치 및 최대치는 주어진 범위의 한계치이다. 즉, 예비 스퍼터 에칭 시간에 대해서는 0 및 400초이고 예열 시간에 대해서는 0 및 400초이며, 스퍼터링하는 동안 기판 온도에 대해서는 25℃ 및 400℃이고, 입력 전력에 대해서는 0.6 및 4kW이며, 스퍼터링 시간에 대해서는 20 및 400초이다.
코드화 된 인자의 레벨은 인자로서 x1에서 x5까지를 지정함으로써 회귀식에서 적당한 값으로 할당될 수 있다. 예를 들어, x1은 스퍼터링 시간에 대한 코드화된 값일 수 있고, x2는 입력 전력에 대한 코드화된 값일 수 있으며, x3는 예비 스퍼터 에칭 시간에 대한 코드화된 값일 수 있고, x4는 예열 시간에 대한 코드화된 값일 수 있고, x5는 기판 온도에 대한 코드화된 값일 것이다. 회귀 계수는 이 예에서, b1은 스퍼터링에 대한 계수, b2는 입력 전력에 대한 계수, b3는 예비 스퍼터 에칭 시간에대한 계수, b4는 예열 시간에 대한 계수, b5는 기판 온도에 대한 계수로 코드화된 인자에 대응된다. 이 예에 대하여, b11과 같은 계수는 스퍼터링 시간2로 표에 기록되고, b12와 같은 계수는 (스퍼터링 시간×입력 전력)으로 표에 기록된다. 절편은 회귀식에서 b0이다. 해당 계수는 위의 예에서 설명된 인자와 계수 사이의 관계를 설명하기 위하여 다음의 회귀 계수 표에 기록된다.
바람직한 답 또는 바람직한 답을 얻기 위한 적절한 인자 레벨을 결정하기 위하여, 표 1에 주어진 회귀 계수가 각각의 답을 구하기 위한 주어진 회귀식에 바람직하게 사용된다.
회귀 계수의 명칭 회귀식에서의해당 계수 변형된 베타 상 분율에 대한 회귀 계수 변형된 두께에 대한 회귀 계수 변형된 시트 저항에 대한 회귀 계수
절편 b0 83.183 0.803 -0.632
스퍼터링 시간 b1 41.67 0.251 -1.223
입력 전력 b2 25.703 0.0987 -0.886
예비 스퍼터링 에칭 시간(PSE 시간) b3 -0.619 -0.0919 -0.524
예열 시간 b4 -0.263 -0.193 -0.145
기판 온도 b5 -0.331 -0.741 -0.08
스퍼터링 시간×입력 전력 b12 16.111 -0.011 -0.315
스퍼터링 시간×PSE 시간 b13 0.232 -0.122 0.506
스퍼터링 시간×예열 시간 b14 2.39 0.00434 -0.143
스퍼터링 시간×기판 온도 b15 0.746 -0.236 -0.751
입력 전력×PSE 시간 b23 1.347 0.0162 0.333
입력 전력×예열 시간 b24 1.378 -0.0877 -0.232
입력 전력×기판 온도 b25 0.081 -0.201 -0.331
PSE 시간 ×예열 시간 b34 -2.058 0.0271 -0.267
PSE 시간×기판 온도 b35 0.66 0.0504 0.369
예열 시간×기판 온도 b45 2.13 0.158 0.173
스퍼터링 시간2 b11 -11.435 -0.11 0
입력 전력2 b22 -7.236 -0.342 0.65
PSE 시간2 b33 0.772 0.167 0
예열 시간2 b44 2.164 0.0234 0
기판 온도2 b55 -2.643 0.183 0
회귀 계수는 5개의 인자, 즉, 예비 스퍼터 에칭 시간, 예열 시간, 스퍼터링 하는 동안의 기판 온도, 스퍼터링에 대한 입력 전력 및 스퍼터링 시간을 변경하면서 여러 번 시행한 것으로부터 얻어지는 실험값이다. 이들 인자는 회귀 식에서 x1내지 x5로 표현된다. 실험의 시행에서, 5개의 인자는 인자의 개별적인 효과 및 인자 상호 작용의 효과를 결정하기 위하여 동시에 변경되었다.
시행에서 사용되는 인자의 레벨을 결정하기 위하여 컴퓨터가 만든 I-Optimal 실험 설계가 사용되었다. 5개의 인자, 10개의 2인자 상호작용, 5개의 제곱항(squared terms), 각 인자에 대한 1개 및 절편을 포함하는 다항식 모델이 사용되었다. 최종의 다항식 모델은 회귀식으로 주어진다. 컴퓨터 알고리즘은 각 시행에 대해서, 총 5개 인자에 대한 특정치가 있는 27개의 시행을 선택했다. 컴퓨터 알고리즘은 예상된 답의 평균 변화를 최소화하는 인자의 값을 선택함으로써 실험 시행에 대한 특정 값을 선택했다. 3개 이상의 인자 사이에서의 상호 작용은 무시되었다.
실험 시행은 무작위적인 순서로 Varian 3290 진공 증착 장치에서 수행되었다. 첫 번째, 13번째 및 24번째 시행은 동일한 인자 값을 사용하였다. Varian 3290에서의 기본 압력은 2 ×10-7Torr(약 2.67×10-5Pa)였고, 스퍼터링은 3mTorr(약 0.4Pa)의 압력으로 아르곤을 채운 후 수행되었다. 예비 스퍼터 에칭은 7mTorr(약 0.93Pa)에서 수행되었다. 모든 시행은 약 600㎚의 두께를 갖는 열 산화물층과 약 440㎚의 두께를 갖는 질화 실리콘층과 약 260㎚의 두께를 갖는 실리콘 카바이드층을 포함하는 박막 스택(stack)이 있는 실리콘 웨이퍼를 사용하여 독립적으로 수행되었다. 각각의 시행 전에, 탄탈륨 타겟(target)에서 오염을 제거하기 위하여 실제 실험 웨이퍼 전에 적어도 3개의 웨이퍼가 시행되었다. 각 시행은 적어도 2개의 웨이퍼로 구성되었다.
Varian 3290 진공 증착 장치가 동일 챔버에서 4개의 스테이션을 가지므로, 각 스테이션은 하나의 웨이퍼를 보유하기 위해 사용되었다. 제 1 스테이션에서, 예비 스퍼터 에칭이 -1300V에서 수행되었다. 제 2 및 제 3 스테이션은 예열을 위해 사용되었고 선택된 250℃의 예열 온도는 아르곤 가열을 사용하여 달성되었다. Varian 3290 진공 증착 장치는 필요하다면, 4개의 모든 스테이션이 동시에 완료되도록 하기 위하여 예열이 지연될 수 있도록 아르곤 지연(argon delay)을 갖는다. 스퍼터링을 위해 제 4 스테이션이 사용되었다. 스퍼터링 전에, 웨이퍼는 10초 동안 가열되어 스퍼터링을 위한 바람직한 기판 온도에 도달한다. 웨이퍼는 바람직한 스퍼터링 온도가 선택된 예열 온도보다 낮더라도 어떠한 추가의 냉각 시간도 갖지 않았다. 제조 환경에 있어서, 이러한 공정은 작업 처리량을 증가시키는 것으로 믿어진다.
막의 두께, 시트 저항 및 베타 상의 백분율의 3개의 답을 상기 시행으로부터 알게 되었다. 막의 두께는 앵글 랩(angle lap) 기술을 사용하여 웨이퍼의 중간에서 측정되었다. 시트 저항은 4점 탐침(four point probe)을 사용하여 측정되었고, 상 조성을 결정하기 위하여 x-선 회절이 사용되었다.
다음의 표는 인자 레벨과 각 27번의 시행에 대한 측정된 값을 보여준다. 표 2에서 각 시행에 대한 측정된 값은 각 세트의 조건에서 적어도 2개의 웨이퍼 그리고 6개의 웨이퍼에 대한 평균값이 제공되었다.
시행번호 스퍼터링시간(s) 입력 전력(kW) PSE 시간(s) 예열 시간(s) 기판 온도(℃) 평균 막 두께(㎚) 평균 저항(Ω/sq.) 평균 베타상 %
1 224 2.2 206 179 218 734 0.49 18.6
2 20 1.9 400 277 25 47 17.1 30
3 400 3.6 400 24 400 1937 0.1 0
4 20 2.7 0 0 400 88 3.9 2.5
5 400 0.7 400 0 106 423 1.3 43.6
6 400 4 0 0 175 2144 0.115 48.7
7 400 0.6 400 358 400 409 0.51 0
8 400 4 265 293 25 1995 0.22 71.6
9 214 0.6 219 400 25 211 1.75 17.2
10 400 2.3 0 400 231 1446 0.18 22.1
11 20 0.6 160 0 25 46 61 14.5
12 20 4 236 114 246 106 2.6 0.4
13 224 2.2 206 179 218 722 0.41 16.8
14 20 4 0 400 25 120 3.5 14.6
15 66 0.6 400 24 400 70 4.1 0
16 385 0.6 86 0 400 367 0.54 0
17 164 4 400 0 25 846 0.76 74.3
18 400 0.6 0 181 25 401 2.8 72.9
19 20 2.4 222 400 400 69 4.2 0.7
20 197 2.4 0 75 25 664 1.5 83.8
21 20 0.6 0 293 274 26 20.1 0
22 255 4 0 277 400 1333 0.15 0
23 199 4 400 400 234 1089 0.2 0.7
24 224 2.2 206 179 218 671 0.41 22.1
25 400 1.5 300 100 25 911 0.54 48.7
26 163 4 50 250 353 684 0.31 0
27 400 1 0 0 25 625 2.2 93.1
시행 결과에 따라 회귀 계수를 결정함으로써 3개의 답을 예상하는 경험적 모델을 개발하도록 하기 위해, 상표명 STRATEGY으로 워싱턴주, 시애틀의 Process Builder, Inc.에서 구입할 수 있는 소프트웨어 패키지와 같은 상업적으로 구입할 수 있는 통계 소프트웨어 패키지가 사용되었다. 그 후 필름 두께, 시트 저항 또는 베타 상 탄탈륨의 퍼센트에 대한 바람직한 답을 예상하기 위하여 회귀 계수가 회귀식에 대입되었다.
도 1을 참조하면, 바람직한 상의 박막 탄탈륨을 제조하는 방법은 잉크젯 프린트헤드에서 사용하는 가열기 칩을 만들기 위하여 사용될 수 있다. 바람직하게, 반도체 기판은 실리콘 웨이퍼(10)이고 제 1 보호층은 열 산화물층(12)이다. 바람직한 실시예에서, 위에서 개시된 방법을 사용하여 알파 상 탄탈륨의 박막(14)이 열 산화물층에 증착된다. 그 후, 바람직하게, 질화 실리콘층(16)과 제 1 실리콘 카바이드층(18)이 박막 알파 상 탄탈륨층(14) 상에 증착된다. 바람직한 실시예에서, 알파 또는 베타 상 탄탈륨의 캐비테이션 저항층(20)이 위에서 개시한 방법에 따라 실리콘 카바이드층(18) 상에 적층된다. 다른 실시예에서, 제 2 실리콘 카바이드층(22)이 도 2에 도시된 열 산화층(12) 상에 증착된다. 상기 다른 실시예에서, 박막 알파 상 탄탈륨층(14)이 제 2 실리콘 카바이드층(22) 상에 증착되고 그 후 질화 실리콘층(16)과 제 1 실리콘 카바이드층(18)이 증착된다. 그 후 알파 또는 베타 탄탈륨의 캐비테이션 저항층(20)이 제 1 실리콘 카바이드층(18) 상에 적층된다.
대안적으로, 보호층의 조성과 수는 특정 가열기 칩의 응용에 따라 변경될 수 있다. 보호층의 두께와 탄탈륨층의 두께는 특정 응용에 따라 변경될 수도 있다. 탄탈륨 막의 바람직한 두께는 바람직한 탄탈륨 상에 대한 회귀식에서 인자의 적절한 값을 결정함으로써 얻어질 수 있다.
본 발명의 실시예에서 변경 및/또는 변화가 있을 수 있다고 생각되고, 상기 변경 및/또는 변화는 앞서의 명세서, 도면 및 실시예로부터 당업자에게 명백할 것이다. 따라서, 앞서 말한 것은 제한적이지 않는 바람직한 실시예에 대한 설명이고,본 발명의 참 사상과 범위는 첨부된 청구항을 참조함으로써 결정된다는 것이 명백하다.
상술한 바와 같이 본 발명은 잉크젯 가열기 칩에서 사용되는 전도성 및 저항성의 개선된 탄탈륨 물질을 제조하는 방법에 이용될 수 있다.

Claims (19)

  1. 잉크젯 프린트헤드에 사용되고 반도체 기판 상에 바람직한 탄탈륨 상을 갖는 박막 탄탈륨층의 제조 방법으로서,
    상기 반도체 기판 상에 하나 이상의 보호층을 증착하는 단계와,
    실질적으로 일정한 압력과 실질적으로 일정한 전압으로 불활성 기체를 사용하여 소정의 예비 스퍼터 에칭 시간(pre-sputter etch time) 동안 상기 반도체 기판을 예비 스퍼터 에칭하는 단계와,
    소정의 예열 시간 동안 선택된 예열 온도로 상기 반도체 기판을 예열하는 단계와,
    상기 바람직한 탄탈륨 상을 갖는 상기 박막 탄탈륨층을 증착하기에 적절한 소정의 기판 온도로 상기 반도체 기판을 가열하는 단계와,
    스퍼터링(sputtering) 입력 전력이 소정의 스퍼터링 시간 동안 소정의 입력 전력 레벨로 유지되고, 상기 박막 탄탈륨층에서 상기 바람직한 탄탈륨 상을 제조하기 위하여 상기 소정의 온도, 시간 및 전력이 인자들 사이의 수학적 관계에 따라 선택되는 상기 인자를 포함할 때, 상기 기판 상에 상기 박막 탄탈륨상을 증착시키는 동안, 상기 소정의 기판 온도로 상기 기판을 유지시키는 단계를
    포함하는, 박막 탄탈륨층의 제조 방법.
  2. 제 1항에 있어서, 상기 인자들 사이의 수학적 관계는
    Y = b0+ b1x1+ b2x2+ b3x3+ b4x4+ b5x5+ b12x1x2+ b13x1x3+ b14x1x4+ b15x1x5+ b23x2x3+ b24x2x4+ b25x2x5+ b34x3x4+ b35x3x5+ b45x4x5+ b11x1 2+ b22x2 2+ b33x3 2+ b44x4 2+ b55x5 2형태의 회귀식(regression equation)을 포함하는데, 여기서 Y는 상기 탄탈륨층의 하나 이상의 바람직한 특성을 나타내고, b는 회귀 계수를 나타내며, x는 -1 내지 +1 범위의 인자 레벨(factor level)인, 박막 탄탈륨층의 제조 방법.
  3. 제 2항에 있어서, Y는 탄탈륨층의 막 두께를 포함하는, 박막 탄탈륨층의 제조 방법.
  4. 제 2항에 있어서, Y는 탄탈륨층의 시트 저항(sheet resistance)을 포함하는, 박막 탄탈륨층의 제조 방법.
  5. 제 2항에 있어서, Y는 상기 탄탈륨층에서의 베타 상 탄탈륨의 백분율을 포함하는, 박막 탄탈륨층의 제조 방법.
  6. 제 1항에 있어서, 상기 소정의 스퍼터링 시간은 약 20 내지 약 400초의 범위인, 박막 탄탈륨층의 제조 방법.
  7. 제 1항에 있어서, 상기 소정의 예열 시간은 약 0 내지 약 400초의 범위인, 박막 탄탈륨층의 제조 방법.
  8. 제 1항에 있어서, 상기 소정의 예비 스퍼터 에칭 시간(pre-sputter etch time)은 약 0 내지 400초의 범위인, 박막 탄탈륨층의 제조 방법.
  9. 제 1항에 있어서, 상기 소정의 입력 전력은 약 0.6 내지 약 4kW(kilowatt)인, 박막 탄탈륨층의 제조 방법.
  10. 제 1항에 있어서, 스퍼터링을 하는 동안 상기 소정의 기판 온도는 약 25℃ 내지 약 400℃의 범위인, 박막 탄탈륨층의 제조 방법.
  11. 제 1항에 있어서, 상기 기판에 대한 상기 선택된 예열 온도는 약 250℃인, 박막 탄탈륨층의 제조 방법.
  12. 제 1항에 있어서, 상기 반도체 기판은 실리콘 웨이퍼(wafer)를 포함하는, 박막 탄탈륨층의 제조 방법.
  13. 제 1항에 있어서, 상기 보호층은 약 1035 내지 약 1265nm(nanometer) 범위의 두께를 갖는 열 산화층을 갖는데, 질화 실리콘층은 약 390 내지 약 490nm 범위의두께를 가지며, 실리콘 카바이드층은 약 230 내지 약 290nm 범위의 두께를 갖는, 박막 탄탈륨층의 제조 방법.
  14. 제 1항에 있어서, 예비 스퍼터 에칭 도중에 사용된 상기 불활성 기체는 아르곤인, 박막 탄탈륨층의 제조 방법.
  15. 제 13항에 있어서, 예비 스퍼터 에칭 도중의 상기 일정한 압력은 약 7mTorr(millitorr)(약 0.93Pa)인, 박막 탄탈륨층의 제조 방법.
  16. 제 13항에 있어서, 예비 스퍼터 에칭 도중의 상기 일정한 전압은 약 -1300V(volts)인, 박막 탄탈륨층의 제조 방법.
  17. 가열기 칩(heater chip)으로서,
    제 1항에 기재된 방법에 따라 제조된 잉크젯 프린트헤드에 사용되는, 가열기 칩.
  18. 제 17항에 있어서, 상기 칩은 실리콘 웨이퍼, 열 산화물층, 알파 상 탄탈륨층, 질화 실리콘층, 실리콘 카바이드층 및 베타 상 탄탈륨층을 포함하는, 가열기 칩.
  19. 제 17항에 있어서, 상기 칩은 실리콘 웨이퍼, 열 산화물층, 제 1 실리콘 카바이드층, 알파 상 탄탈륨층, 질화 실리콘층, 제 2 실리콘 카바이드층 및 베타 상 탄탈륨 층을 포함하는, 가열기 칩.
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