KR20020089335A - 바이폴라 트랜지스터 - Google Patents

바이폴라 트랜지스터

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KR20020089335A
KR20020089335A KR1020027009819A KR20027009819A KR20020089335A KR 20020089335 A KR20020089335 A KR 20020089335A KR 1020027009819 A KR1020027009819 A KR 1020027009819A KR 20027009819 A KR20027009819 A KR 20027009819A KR 20020089335 A KR20020089335 A KR 20020089335A
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클라우스 아우핑어
마르쿠스 질러
조세프 복
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인피네온 테크놀로지스 아게
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Abstract

바이폴라 트랜지스터(10)를 개시한다. 레이아웃을 최적화 함으로서, 베이스 콜렉터 용량과 콜렉터 저항의 곱은 감소하여, 트랜지스터의 결정적인 트랜지스터 파라미터를 개선할 수 있다. 바이폴라 트랜지스터(10)는 몇몇의 이미터 소자(22, 25, 26)로 이루어진 이미터(E), 몇몇의 베이스 컨택(B)(40, 41) 및 몇몇의 콜렉터 컨택(C)(50)을 포함하고, 상기 소자들은 일정한 순서에 따라 배열되는 트랜지스터 레이아웃을 형성하는데 사용된다. 본 발명에 따르면, 이미터(20)는 적어도 하나의 폐쇄 구조(21)를 포함한다. 적어도 하나의 이미터 구조(21)는 몇 개의 부분 영역(28)으로 세분 가능한 적어도 하나의 내부 이미터 영역(27)을 나타낸다. 베이스 컨택(41) 중 적어도 하나는 이미터 내부(27)에 배열된다. 적어도 다른 하나의 베이스 컨택(40) 및 콜렉터 컨택(50)은 이미터 구조(21)의 외부에 배열된다.

Description

바이폴라 트랜지스터{BIPOLAR TRANSISTOR}
바이폴라 트랜지스터는 일반적으로 반도체 결정에 있어서 가까이 놓인 두 개의 pn 접합으로부터 형성된다. 이 경우, 두 개의 n-도핑된(n-doped) 영역은 하나의 p-도핑된 영역에 의하여 상호 분리되거나(소위 npn 트랜지스터), 두 개의 p-도핑된 영역은 하나의 n-도핑된 영역에 의해 분리된다(pnp 트랜지스터). 세 개의 상이하게 도핑된 영역은 이미터(E), 베이스(B) 및 콜렉터(C)로 칭한다. 바이폴라 트랜지스터는 이미 오래 전부터 공지되어 왔고 다양한 방법으로 사용된다. 바이폴라 트랜지스터의 경우, 인쇄 회로 기판 상에 탑재하고 전용 하우징(housing)에 들어맞는 소위 개개의 트랜지스터와 보통 기판이라 칭하는 공통 반도체 캐리어 상에 별도의 반도체 부품과 함께 제조되는 소위 집적 트랜지스터는 구별된다.
바이폴라 트랜지스터의 제한 주파수 중의 하나인 전이 주파수 외에, 베이스 저항 및 베이스-콜렉터 캐패시턴스는 최대 공진 주파수, 전력 이득, 최소 잡음 지수(noise figure), 게이트 지연 시간 등과 같은 중요 특성량을 결정짓는 임계 트랜지스터 파라미터이다.
따라서, 예컨대 하기는 근사적으로 성립한다:
여기서, fmax는 최대 공진 주파수를, fT는 전이 주파수를, RB는 베이스 저항을 또한 CBC는 베이스-콜렉터 캐패시턴스를 나타낸다.
전이 주파수는 실질적으로 트랜지스터 활성 영역에서 불순물 프로파일(dopant profile)에 의하여 결정된다. 대조적으로, RB* CBC의 곱은 트랜지스터의 레이아웃, 즉 기하학적 구조에 의해 영향받을 수 있다.
기공지된 바이폴라 트랜지스터, 예를 들어 소위 실리콘 마이크로파 트랜지스터의 경우, 도 1에 도식적으로 예시된 바와 같은 트랜지스터 레이아웃이 일반적으로 사용된다. 이러한 바이폴라 트랜지스터는 하나 이상의 이미터 소자로부터 형성된 적어도 하나의 이미터, 하나 이상의 베이스 컨택(contact) 및 하나 이상의 콜렉터 컨택을 포함한다. 이 경우, 적어도 하나의 이미터, 적어도 하나의 베이스 컨택 및 적어도 하나의 콜렉터 컨택이 트랜지스터 레이아웃을 형성하기 위하여 상호 관련하여 특정한 배열로 제공된다.
이미터(E)는 도 1에 도시한 바와 같이 스트립(strip) 형태로 구현 가능하고, 이미터 스트립 폭은 가능한 한 최소의 리소그래피(lithography) 폭에 의해 주어진다. 이는 가능한 한 가장 작은 내부 베이스 벌크(bulk) 저항이 된다. 총 베이스저항을 최소화하기 위하여, 각 이미터 스트립은 두 개의 베이스 접속 스트립(B)에 의해 둘러 싸여 있다. 중앙의 베이스 컨택이 이미터 스트립 둘 다에 사용가능하기 때문에, 대개 두 개의 이미터 스트립이 사용되어, (네 개 대신)세 개의 베이스 스트립만이 요구된다. 콜렉터 컨택(C)은 외부 베이스 컨택 옆에 구현된다.
설명된 트랜지스터 레이아웃은 주어진 최소의 리소그래피(lithography) 폭에 대해 가능한 한 최소의 저항을 제공할 수 있다.
베이스 저항 RB가 1/1ε에 비례하기 때문에(여기서 1ε는 이미터 길이에 해당), 베이스 저항은 이미터 스트립의 길이를 연장함으로써 감소시킬 수 있다. 그러나, 베이스-콜렉터 캐패시턴스 CBC가 이미터 길이 1ε에 항상 비례하기 때문에 RB*CBC곱은 우선 근사적으로 이미터 길이 1ε에 무관하게 된다.
공지된 바이폴라 트랜지스터의 경우, 전체 이미터 면적은 바이폴라 트랜지스터 응용 각각에 대해 요구되는 전류를 생성하기에 적합하도록 선택된다.
이러한 공지된 바이폴라 트랜지스터는 예를 들어 소위 자기정렬 듀얼 폴리실리콘(self-aligned dual polysilicon) 기술에 사용 가능하다.
본 발명은 바이폴라 트랜지스터에 관한 것이다.
본 발명은 이하 첨부한 도면을 참조하여 바람직한 실시예를 사용하여 더 상세히 설명한다.
도 1은 종래기술로부터 공지된 바이폴라 트랜지스터의 레이아웃을 도시한다.
도 2는 본 발명에 따른 최적화된 트랜지스터 배열의 제 1 실시예의 레이아웃을 도시한다.
도 3은 본 발명에 따른 최적화된 트랜지스터 배열의 다른 실시예의 레이아웃을 도시한다.
도 4는 본 발명에 따른 최적화된 트랜지스터 배열의 다른 실시예의 레이아웃을 도시한다.
도 5는 본 발명에 따른 최적화된 트랜지스터 배열의 또 다른 실시예의 레이아웃을 도시한다.
도 6a 및 도 6b는 동일 이미터 면적이 주어진, 즉 동일 전류량이 주어진 도 1(도 6a)에 따른 종래기술로부터 공지된 트랜지스터와 도 2(도 6b)에 따른 본 발명에 의한 최적화된 레이아웃을 가지는 트랜지스터에 대한 크기 비교를 나타낸다.
본 발명은 공지된 종래기술을 출발점으로 하여 트랜지스터 파라미터 관해, 공지된 해결책과 관련하여 최적화된 트랜지스터 레이아웃을 포함하는 바이폴라 트랜지스터를 제공하는 목적에 근거한다.
이러한 목적은 본 발명에 따라 트랜지스터 레이아웃의 형성을 위해 상호 관련하여 특정 배열로 제공되는, 하나 이상의 이미터 소자로부터 형성되는 적어도 하나의 이미터, 하나 이상의 베이스 컨택(컨택들), 하나 이상의 콜렉터 컨택(컨택들)을 포함하는 바이폴라 트랜지스터에 의하여 달성된다. 본 발명에 따르면, 바이폴라 트랜지스터는 이미터가 적어도 하나의 폐쇄 이미터 구조를 포함하고, 적어도 하나의 이미터 구조가 적어도 하나의 이미터 내부 공간을 제한하고, 두 개 이상의 베이스 컨택이 제공되고, 베이스 컨택 중 적어도 하나가 이미터 내부 공간 내에 배열되고 적어도 다른 하나의 베이스 컨택과 또한 적어도 하나의 콜렉터 컨택이 이미터 구조 외부에 배열되는 것을 특징으로 한다.
이러한 방식으로, 동일한 설계 규칙(design rule)(즉 같은 세대의 기술에 따른 동일 요구조건)이 주어진 상태에서, 도 1에 도시되고 예컨대 상기한 바와 같이 지금까지 통상적으로 사용된 트랜지스터 레이아웃의 경우보다 현저하게 더 작은 곱 RB*CBC을 가능하게 하는 최적화된 트랜지스터 구성을 얻을 수 있다. 그 결과, 바이폴라 트랜지스터의 특성은 향상된다. 특히, 본 발명에 따른 바이폴라 트랜지스터로 인하여, 더 높은 전이 주파수와 최대 공진 주파수 및 더 작은 잡음지수(noise figure)와 같은 이 트랜지스터의 현저하게 개선된 RF 특성(무선주파수 특성)이 가능할 수 있다.
종래기술에 공지된 바이폴라 트랜지스터에 비교하여 본 발명에 따른 바이폴라 트랜지스터의 본질적인 차이는 최소 베이스 저항(RB)에 대한 해결방안보다는, 오히려 곱 RB*CBC이 목표된 방식으로 최적화되는 것이다. 이어지는 후속 설명에서 보다 상세하게 설명되어질 바와 같이, 이는 RB에 대해 약간 높은 값을 가져올 수 있지만, 그럼에도 불구하고 베이스-콜렉터 캐패시턴스 CBC에 대해서는 현저하게 낮은 값이 달성된다.
기공지한 트랜지스터 레이아웃과 대조적으로, 이미터는 이하 적어도 하나의 폐쇄 이미터 구조를 포함하는 식으로 구현된다. 이는 이미터가 적어도 하나의 이미터 내부 공간을 제한하거나 둘러싸고 있는 적어도 하나의 연속 구성 요소를 포함한다는 것을 의미한다. 적어도 하나의 베이스 컨택은 상기 이미터 내부 공간 내에 위치할 수 있다.
본 발명은 본 발명에 따른 이미터 구조의 특정 구조적 형태에 제한 받지 않는다. 다수의 한정되지 않은(non-exclusive)의 예시적인 실시예는 도면의 설명과 관련하여 더 상세하게 설명한다.
본 발명에 따른 바이폴라 트랜지스터의 바람직한 실시예는 종속항에 나타난다.
이미터 구조는 폐쇄 이미터 구조를 형성하기 위하여 상호 접속되는 두 개 이상의 이미터 소자를 바람직하게 포함할 수 있다.
이를 위해, 이미터 구조는 예를 들어, 병렬로 놓이고 서로에 대해 간격을 두고 위치한 두 개 이상의 스트립형 이미터 소자를 포함한다. 또한, 스트립형 이미터 소자는 외부 이미터 웹(web)으로 형성된 이미터 소자를 통해 각 경우 그자유단(free end)에 상호 접속 가능하다. 두 개 이상의 스트립형 이미터 소자가 이미터 구조에 사용되는 경우, 외부 이미터 웹은 해당하는 수의 개개의 구성부분을 포함 가능하여, 이후 구성부분의 전체는 외부 이미터 웹을 형성한다. 공지된 트랜지스터 레이아웃과는 대조적으로, 이미터는 이하 더 이상 스트립 형태로만 구현되지 않고 두 개의 이미터 스트립은 중간 웹에 의하여 접속된다.
또 다른 바람직한 구성으로, 두 개의 스트립형 이미터 소자를 접속하는 적어도 하나의 다른 내부 이미터 웹이 두 개의 외부 이미터 웹 사이에 제공될 수 있어, 이미터 내부 공간은 이 내부 이미터 웹을 경유하여 두 개 이상의 부분 공간으로 세분된다. 따라서, 이러한 바람직한 구성에서, 이미터 구조는 단일 내부 이미터 웹만의 사용으로 설계도에서 도식적으로 "8"의 형태를 가진다. 본 발명은 특정한 수의 내부 이미터 웹에 제한되지 않는다. 다수의 스트립형 이미터 소자가 사용될 때, 내부 이미터 웹은 해당하는 수의 이미터 웹 구성부분으로부터 달리 형성될 수 있다.
베이스 컨택은 각 경우 개개의 이미터 웹 사이에 위치할 수 있다. 이는 이러한 베이스 컨택이 부분 공간 중 하나 이상에 바람직하게 배열 가능하다는 의미이다.
외부 및 선택적으로 내부의 이미터 웹의 길이-따라서 스트립형 이미터 소자 사이의 거리-는 바람직하게 가능한 한 최소의 베이스 컨택 크기에 대한 설계 규칙에 의하여 허용되는 한 작게 선택된다.
이미터는 두 개 이상의 폐쇄 이미터 구조를 바람직하게 포함할 수 있다.
바람직한 방식으로, 적어도 두 개의 스트립형 베이스 컨택 및/또는 두 개의 스트립형 콜렉터 컨택은 이미터 구조의 외부에 제공될 수 있다.
스트립형 베이스 컨택은 병렬로 놓이고 외부 이미터 웹에 관하여 간격을 두고 위치할 수 있다.
대조적으로, 스트립형 콜렉터 컨택은 병렬로 놓이고 스트립형 이미터 소자에 관하여 간격을 두고 위치할 수 있다.
베이스 컨택 및/또는 콜렉터 컨택의 이러한 배향의 이점은 이어지는 후속 설명에 보다 상세히 설명된다.
적어도 하나의 이미터는 바람직하게 제 1 금속면에 접속 가능하거나 접속될 수 있다.
또 다른 바람직한 구성으로, 적어도 하나의 베이스 컨택은 제 1 금속면에 관해 병렬로 놓이고 간격을 두고 위치한 제 2 금속면으로 연결 가능하거나 연결될 수 있다.
이는 예를 들어 설명한다. 예컨대 이미터가 제 1 금속면에 접속되는 경우, 베이스 컨택은 제 2 금속면으로 상향 연결될 수 있고, 이후 이 제 2 금속면에서 이미터 웹을 경유하여 각각의 상부와 하부의 컨택 영역으로 연결 가능하다. 공지된 바이폴라 트랜지스터 형태에서도 두 개의 금속면이 이미터, 베이스 및 콜렉터에 접속하기 위해 또한 소위 본딩패드(bonding pad)와 접속하기 위해 필요하기 때문에, 이러한 두 개의 배선면의 사용은 공지된 바이폴라 트랜지스터 형태에 비해 추가적인 비용을 유발하지 않는다.
베이스 접속은 베이스 폴리실리콘 재료를 경유하여 적어도 하나의 이미터와 적어도 하나의 콜렉터 컨택 사이에서 바람직하게 이루어질 있다. 이러한 베이스 접속은 바이폴라 트랜지스터 내 제어 전극(control electrode)의 기능을 포함한다. 베이스 접속은 이미터로부터 콜렉터로의 전류를 제어할 수 있고, 상기 전류는 전송 전류로 칭한다. 본 발명에 따른 바이폴라 트랜지스터 구조에서, 전용 베이스 컨택은 종래기술로부터 공지된 바이폴라 트랜지스터 형태의 경우와 대조적으로 이미터와 적어도 하나의 콜렉터 컨택 사이에 더 이상 존재하지 않는다. 따라서, 베이스 접속은 이미터와 콜렉터 컨택 사이의 측에서 베이스 폴리실리콘 재료에 의해 이하 달성된다.
이 재료는 특히 유익하게는 실리사이드(silicide)로 구현 가능하다. 따라서, 바이폴라 트랜지스터는 특히 효율적인 방식으로 구현 가능하다. 실리사이드의 사용으로, 면저항(sheet resistance)은 폴리실리콘에 비해 낮아져 저저항의 베이스 접속이 근접 금속 컨택 없이도 이미터와 콜렉터 컨택 사이에서 실현 가능하다.
본 발명에 따른 바이폴라 트랜지스터는 동일한 크기, 즉 동일한 전류량을 가지는 기공지된 트랜지스터 설계(도 1 참조)에 비하여 현저하게 더욱 간편해진 배열과 따라서 현저하게 더욱 작은 베이스-콜렉터 캐패시턴스 CBC를 갖는다. 또한, 이미터 및 콜렉터 컨택이 베이스 컨택에 의하여 더 이상 상호 분리되지 않기 때문에 콜렉터 저항 RC는 현저하게 감소된다. 동일한 설계 규칙으로, 트랜지스터 영역은 래이아웃 최적화를 통하여 약 40% 만큼 감소될 수 있다.
베이스 저항 RB및 베이스-콜렉터 캐패시턴스 CBC에 대한 본 발명에 따른 바이폴라 트랜지스터의 구현된 래이아웃 구성의 영향을 평가하기 위하여, 다양한 시뮬레이션 테스트가 수행되었다. 이 시뮬레이션의 결과는 하기 표 1에 나타낸다.
형태 RB[Ω] CBC[fF] RB*CBC[fs]
기준 22.1 37.3 824
실리콘화된 기준 20.8 37.3 776
신규 레이아웃 25.2 23.8 600
실리콘화된 신규 레이아웃 21.2 23.8 505
표 1은 베이스 저항 RB, 베이스-콜렉터 캐패시턴스 CBC및 곱 RB*CBC의 계산값을 나타낸다. 값들은 10 ㎛2의 이미터 마스크 영역을 가지는 트랜지스터에 대하여 종래기술로부터 공지된 트랜지스터 설계 및 본 발명에 따라 최적화된 트랜지스터 설계에 대해 계산되었다. 표 1은, "기준"에 의해 설계되는 종래기술에 공지된 구조, "실리콘화된 기준"으로 설계되는 실리콘화된 베이스 폴리실리콘을 가지는 종래기술로부터 공지된 구조, "신규 레이아웃"으로 설계되는 본 발명에 따른 최적화된 구조 및 "실리콘화된 신규 레이아웃"으로 설계되는 실리콘화된 베이스 폴리실리콘을 가지는 본 발명에 따른 구조에 대한 결과값을 나타낸다.
실리사이드 없이, 본 발명에 따른 바이폴라 트랜지스터 레이아웃의 사용은 종래기술로부터 공지된 트랜지스터 레이아웃에 비하여 곱 RB*CBC의 값이 27% 만큼 감소한다. 실리사이드가 각 경우에 사용된다면, 35% 만큼 감소하여 그 이득은 더 커진다.
요약하면, 다음의 이득은 그 중에서도 특히, 본 발명에 따른 바이폴라 트랜지스터 레이아웃에 의하여 달성 가능하다. 우선, 곱 RB*CBC는 현저하게 감소될 수 있다. 또한, 콜렉터 저항 RC의 감소도 가능하다. 또한, 본 발명에 따른 바이폴라 트랜지스터는 더 높은 전이 주파수, 더 높은 최대 공진 주파수 및 더 작은 잡음지수를 가능하게 한다. 또한, 콜렉터-기판 캐패시턴스와 이에 따른 전력소모도 감소될 수 있다. 또한, 본 발명에 따른 바이폴라 트랜지스터는 더 작은 공간 요구조건을 필요로 하기 때문에, 더 많은 트랜지스터가 영역마다 제조될 수 있어, 제조단가가 줄어든다. 얻을 수 있는 잇점들은 순수한 레이아웃 구성을 통해 실현될 수 있기 때문에, 완전히 비용 중립적이다. 추가 공정 모듈은 필요하지 않다. 마지막으로, 본 발명에 따른 바이폴라 트랜지스터는 매우 보편적이어서, 즉 모든 바이폴라 기술에 이용될 수 있기 때문에, 이를 위한 시장규모가 크다.
상기한 바와 같은 본 발명에 따른 바이폴라 트랜지스터는 특히 유익한 방식으로 마이크로파(microwave) 트랜지스터로 사용 가능하다. 그러나, 본 발명은 이러한 바이폴라 트랜지스터의 형태에 제한되지 않으므로, 집적 회로 내의 다른 모든 바이폴라 트랜지스터에도 응용될 수 있다.
도 1은 불연속 실리콘 마이크로파 트랜지스터의 형태인 바이폴라 트랜지스터(10)를 도시한다. 바이폴라 트랜지스터(10)는 종래기술로부터 공지된 레이아웃을 포함한다.
바이폴라 트랜지스터(10)는 두 개의 스트립형 이미터 소자(22)로부터 형성된 이미터(E)를 포함한다. 각 이미터 스트립(22)의 폭은 가능한 한 최소의 리소그라피 폭으로 주어진다. 바이폴라 트랜지스터(10)의 전체 베이스 저항(RB)을 최소화하기 위하여, 각 스트립형 이미터 소자(22)는 두 개의 스트립형 베이스 컨택(B)(40)의 옆에 놓인다. 도 1에 따른 예시적인 실시예에서, 두 개의 스트립형 이미터 소자(22)가 사용되기 때문에, 중간 베이스 컨택이 양쪽 이미터 소자(22)에 사용 가능하게 되므로 네 개 대신 세 개의 스트립형 베이스 컨택(40)만이 필요하다. 두 개의 스트립형 콜렉터 컨택(C)(50)은 각 경우 외부 베이스 컨택(40) 옆에 구현된다.
상기 상세한 설명에서 상세히 기술된 방식으로 바이폴라 트랜지스터를 최적화하기 위하여, 본 발명은 도 2에 도식적으로 묘사된 것과 같이 바이폴라 트랜지스터(10)의 레이아웃을 제공한다.
바이폴라 트랜지스터(10)는 두 개의 스트립형 이미터 소자(22)로부터 형성된 이미터(E)(20)를 포함한다. 두 개의 스트립형 이미터 소자(22)는 병렬로 놓이고 상호 관련하여 간격을 두고 위치한다. 스트립형 이미터 소자(22)는 외부 이미터 웹(25)을 경유하여 그들의 자유단(free end)(23, 24)에서 각각 상호 접속된다. 이로 인해 이미터 내부 공간(27)을 제한하거나 둘러싸고 있는 폐쇄 이미터 구조(21)를 가지는 이미터(20)가 주어진다.
두 개의 스트립형 이미터 소자(22)를 접속하는 또 다른 내부 이미터 웹(26)은 두 개의 외부 이미터 웹(25) 사이에 제공된다. 상기 추가의 내부 이미터웹(26)에 의해, 이미터 내부 공간(27)은 두 개의 부분 공간(28)으로 세분된다. 따라서, 이미터(20)는 설계도에서 도식적으로 "8"의 형태를 가진다.
베이스 컨택(B1, B2)(41)은 이미터 웹(25, 26) 사이에, 즉 부분 공간(28)에 위치한다. 두 개의 스트립형 이미터 소자(22) 사이의 거리, 즉 외부 및 내부 이미터 웹(25, 26)의 길이는 부분 공간(28)에 위치한 베이스 컨택(41)의 가능한 최소의 크기에 대한 설계규칙에 의해 허용되는 만큼 작게 선택된다.
폐쇄 이미터 구조(21)의 외부에, 두 개의 스트립형 베이스 컨택(B)(40)이 병렬로 제공되고 외부 이미터 웹(25)과 관련하여 간격을 두고 위치한다. 또한, 두 개의 스트립형 콜렉터 컨택(C)(50)이 병렬로 제공되고 폐쇄 이미터 구조(21) 외부의 스트립형 이미터 소자(22)에 관하여 간격을 두고 위치한다.
이미터(20)는 제 1 금속면에 접속된다. 베이스 컨택(40, 41)은 제 2 금속면에 상향으로 연결되고, 이후 제 2 금속면에서 이미터 웹(25, 26)을 경유하여 상부 및 하부의 각 컨택 영역으로 연결 가능하다.
도 1 및 도 2 사이의 비교로부터 나타나는 바와 같이, 도 2에 도시된 본 발명에 따른 바이폴라 트랜지스터 레이아웃의 경우에, 전용 베이스 컨택은 더 이상 이미터(20) 및 콜렉터 컨택(50) 사이에 존재하지 않는다. 그러므로, 이 위치에서 베이스 접속은 베이스 폴리실리콘 재료에 의해 이루어지며, 특히 실리사이드로서 바람직하게 구현된다.
도 2에 도시된 본 발명에 따른 바이폴라 트랜지스터의 예시적인 실시예는 동일 크기의 이미터 면적, 즉 동일한 전류량에 대하여 도 1에 도시된 레이아웃에 비해 현저하게 더 조밀한 배열과 이에 따른 더 작은 베이스-콜렉터 캐패시턴스를 제공한다. 또한, 이미터(20) 및 콜렉터 컨택(50)이 베이스 컨택에 의해 더 이상 상호 분리되지 않기 때문에 콜렉터 저항은 현저하게 감소된다.
본 발명에 따른 바이폴라 트랜지스터 레이아웃의 결과로서 가능한 공간 절약의 범위는 도 6a 및 6b로부터 보여질 수 있다. 이 두 개의 도면은 도 1에 도시한 바와 같이, 종래기술로부터 공지된 바이폴라 트랜지스터(10)의 레이아웃에 대한 규모 비교를 나타낸다. 이 레이아웃은 도 6a에 도시된다. 도 6b는 도 2에 설명되고 도시된 바와 같이, 본 발명에 따른 바이폴라 트랜지스터(10)의 레이아웃을 도시한다.
도 6a 및 6b의 직접적인 비교로부터 나타나는 바와 같이, 동일한 설계 규칙이 주어진 트랜지스터 면적은 각각의 경우 동일한 크기인 이미터 면적에 대해 레이아웃 최적화를 통하여 약 40% 만큼 감소될 수 있다.
도 3은 최적화된 트랜지스터 레이아웃을 가지는 바이폴라 트랜지스터(10)의 다른 일실시예를 도시한다. 그 기본 구성의 면에서 또한 각 경우 두 개의 스트립형 베이스 컨택(40) 및 콜렉터 컨택(50)에 의한 측면 배치와 관련하여, 도 3에 도시된 이미터(20)는 도 2에 도시된 바이폴라 트랜지스터의 구성에 해당하므로, 반복을 피하기 위해 도 2에 대한 설명을 참조하여 그에 대한 설명을 생략한다.
도 3에 따른 바이폴라 트랜지스터(10)는 도 2에 도시된 실시예와 대조적으로 두 개 이상의 내부 이미터 웹(26)을 포함하기 때문에, 이미터 내부 공간(27)의 두 개 이상의 부분 공간(28)이 또한 형성된다. 이러한 방법으로 형성된 부분 공간의수는 임의적이며 요구되는 바와 응용 범위에 따라 선택 가능하다. 베이스 컨택(41)은 부분 공간(28)의 각각에 제공된다. 부분 공간(28) 및 그 안에 위치한 베이스 컨택(41)의 수의 자유로운 변동을 강조하기 위하여, 무한 연속되는 베이스 컨택(B1, B2, … Bn)(41)이 도 3에 도시된다.
도 4는 본 발명에 따른 바이폴라 트랜지스터(10)의 또 다른 구조 형태를 도시한다. 바이폴라 트랜지스터(10)는 폐쇄 이미터 구조(21)를 재차 가지는 이미터(E)(20)를 포함한다. 그러나, 상기 예시적인 실시예와는 대조적으로 두 개 이상의 스트립형 이미터 소자(22)는 병렬 방향으로 놓이고 상호 관련하여 간격을 두고 위치하여 제공된다. 폐쇄 이미터 구조(21)를 제공하기 위하여, 개개의 이미터 스트립(21)은 외부 이미터 웹의 구성 부분(25a)을 경유하여 그 각각의 자유단(23, 24)에서 접속된다. 개개의 구성 부분(25)의 전체는 외부 이미터 웹(25)을 형성한다.
마찬가지로, 내부 이미터 웹(26)의 개개의 구성 부분(26a)은 외부 이미터 웹(25)의 개개의 구성 부분(25a) 사이에 제공된다. 도 4에 따른 예에서, 단일 내부 이미터 웹(26)만이 이러한 방식으로 형성되기 때문에, 폐쇄 이미터 구조(21)는 이미터 내부 공간(27) 내에서 부분 공간(28)의 두 개의 열과 임의의 수의 행을 포함한다. 열의 수는 마찬가지로 도 3에 도시된 바와 같은 기본 구조를 사용하여 임의대로 증가될 수 있다.
도 4에 도시된 예시적인 실시예는 임의의 수의 베이스 컨택(B11, B12; … Bln; B21, B22, … B2n)이 제공된 부분 공간(28)의 임의의 수의 열을 포함한다.
외부 이미터 웹(25)은 각 경우 두 개의 스트립형 베이스 컨택(B)(40)의 옆에 놓인다. 두 개의 스트립형 콜렉터 컨택(C)(50)은 각 외부 스트립형 이미터 소자(22)에 인접하게 제공된다.
도 5는 상호 인접하게 배열되는 임의의 수의 폐쇄 이미터 구조(E1, E2, … En)(21)를 가지는 이미터(E)(20)를 포함하는 또 다른 바이폴라 트랜지스터(10)를 도시한다. 각 이미터 구조(21)는 도 2에 도시된 바와 같은 구성을 포함하지만, 다른 구성도 포함 가능하다. 외부 이미터 웹(25)의 바깥쪽에서, 각 이미터 구조(21)는 각각의 경우 스트립형 베이스 컨택(B)(40) 옆에 위치한다. 각 이미터 구조(21)의 개개의 스트립형 이미터 소자(22)는 스트립형 콜렉터 컨택(C)(50)의 옆에 위치한다. 각 인접하는 이미터 구조(21)는 그 사이에 위치하는 단일 콜렉터 컨택(50)을 공유할 수 있다. 이러한 방식으로, n개의 폐쇄 이미터 구조(E1, E2, … En)(21)를 가지는 이미터(20)는 총 n+1개의 콜렉터 컨택(C1, C2, … Cn, Cn+1)(50)을 포함한다.

Claims (14)

  1. 상호 관련하여 특정 배열로 제공되어 레이아웃을 형성하는 하나 이상의 이미터 소자로부터 형성되는 적어도 하나의 이미터, 하나 이상의 베이스 컨택(컨택들)(contact) 및 하나 이상의 콜렉터 컨택(컨택들)을 가지는 트랜지스터에 있어서,
    상기 이미터(20)는 적어도 하나의 폐쇄 이미터 구조(21)를 포함하고, 상기 적어도 하나의 이미터 구조(21)는 적어도 하나의 이미터 내부 공간(27)을 둘러싸고,
    두 개 이상의 베이스 컨택(40, 41)이 제공되어, 상기 베이스 컨택 중 적어도 하나(41)는 상기 이미터 내부 공간(27) 내에 배열되고 상기 적어도 다른 하나의 베이스 컨택(40) 및 또한 상기 적어도 하나의 콜렉터 컨택(50)은 상기 이미터 구조(21) 외부에 배열되는
    바이폴라 트랜지스터.
  2. 제 1 항에 있어서,
    상기 이미터 구조(21)는 상호 접속된 두 개 이상의 이미터 소자(22, 25, 26)를 포함하는
    바이폴라 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 이미터 구조(21)는 병렬로 배치되고 상호 관련하여 간격을 두고 위치한 두 개 이상의 스트립형 이미터 소자(22)를 포함하고, 상기 스트립형 이미터 소자(22)는 각각의 경우 외부 이미터 웹(web)(25)으로써 형성되는 이미터 소자를 경유하여 그 자유단(23, 24)에서 상호 접속되는
    바이폴라 트랜지스터.
  4. 제 3 항에 있어서,
    상기 두 개의 스트립형 이미터 소자(22)를 접속하는 적어도 하나의 다른 내부 이미터 웹(26)이 상기 두 개의 외부 이미터 웹(25) 사이에 제공되어, 상기 이미터 내부 공간(27)은 상기 내부 이미터 웹에 의해 두 개 이상의 부분 공간(28)으로 나누어지는
    바이폴라 트랜지스터.
  5. 제 4 항에 있어서,
    베이스 컨택(41)은 상기 부분 공간(28) 중 하나 이상에 배열되는
    바이폴라 트랜지스터.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 이미터(20)는 두 개 이상의 폐쇄 이미터 구조(21)를 포함하는
    바이폴라 트랜지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    적어도 두 개의 스트립형 베이스 컨택(40) 및/또는 적어도 두 개의 스트립형 콜렉터 컨택(50)은 상기 적어도 하나의 이미터 구조(21)의 외부에 제공되는
    바이폴라 트랜지스터.
  8. 제 7 항에 있어서,
    제 3 항 내지 제 6 항 중 어느 한 항을 참조하는 한에 있어서는,
    상기 스트립형 베이스 컨택(40)은 병렬로 배치되고 상기 외부 이미터 웹(25)에 관하여 간격을 두고 위치하는
    바이폴라 트랜지스터.
  9. 제 7 항에 있어서,
    제 3 항 내지 제 6 항 중 어느 한 항을 참조하는 한에 있어서는,
    상기 스트립형 콜렉터 컨택(50)은 병렬로 배치되고 상기 스트립형 이미터 소자(22)에 관하여 간격을 두고 위치하는
    바이폴라 트랜지스터.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 이미터(20)는 제 1 금속면에 접속되거나 접속될 가능성이 있는
    바이폴라 트랜지스터.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 베이스 컨택(40, 41)은 상기 제 1 금속면에 관하여 병렬로 놓이고 공간적으로 간격을 두고 위치한 제 2 금속면에 연결되거나 연결될 가능성이 있는
    바이폴라 트랜지스터.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 베이스 접속은 베이스 폴리실리콘 재료에 의해 상기 적어도 하나의 이미터(20) 및 상기 적어도 하나의 콜렉터 컨택(50) 사이에서 이루어지는
    바이폴라 트랜지스터.
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 베이스 폴리실리콘은 실리사이드로 구현되는
    바이폴라 트랜지스터.
  14. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 바이폴라 트랜지스터(10)를 마이크로파 트랜지스터로 사용.
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