KR20020087024A - 초고속 분수형 디지털 하이브리드 주파수 합성기설계방법과 장치 - Google Patents

초고속 분수형 디지털 하이브리드 주파수 합성기설계방법과 장치 Download PDF

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Abstract

본 발명은 하나의 기준 주파수를 이용하여 디지털 명령으로 원하는 주파수를 생성하는 초고속 주파수 합성기 설계 기술과 장치 구성에 관한 것이다.
본 발명의 목적은 개방형 구조와 폐쇄형 구조를 혼합한 하이브리드 구조의 주파수 합성기를 이용한 분수형(fractional-N) 주파수 합성기에서, 초고속 주파수 합성기를 설계하기 위해 타이밍 동기 방법과 ROM(Read-Only Memory)으로 구현되는 복잡한 디지털 룩업 테이블(DLT: digital look-up table)을 간단한 디지털 회로로 대체하는 설계 방법을 새롭게 발명한 것이다.
본 발명은 프로그래머블 분주기와 디지털 룩업 테이블( DLT : digital look-up table) 대체 회로로 입력되는 주파수 합성 명령이 변할 때마다 기준 주파수와 동기를 맞추는 방법이다. 그래서 위상잡음은 그대로 유지하면서 초고속 주파수 합성이 가능하게 하고, 주파수 합성간격에 관계없이 매우 빨리 동작한다.
본 발명을 이용하면, 낮은 위상잡음 특성과 세밀한 주파수 합성이 가능한 기존의 폐루프 구조의 분수형(fractional-N) 주파수 합성기의 안정성을 바탕으로 초고속 주파수 합성이 가능하여 전자부품, 통신기기, 등 다양한 신호 발생 장치나 부품에 사용될 것이다.

Description

초고속 분수형 디지털 하이브리드 주파수 합성기 설계방법과 장치 { Apparatus and Design Method of the Ultra-High Speed Fractional-N Type Digital Hybrid Frequency Synthesizer }
기존의 대표적인 주파수 합성기로는 위상고정루프(PLL:phase locked-loop)를 이용한 것이다. 폐쇄형 구조(closed loop)로서 가장 널리 쓰이는 방식이며, 가격과 다양성, 유연성에서 가장 뛰어난 편이다. 또한 스퍼리어스 잡음이 다른 방식에 비해 상대적으로 낮다. 그러나 스위칭 속도는 폐쇄형 구조 특성상 낮은 편이다.
폐쇄형 구조의 주파수 합성기에는 크게 정수형(integer-N type)과 분수형(fractional-N type) 주파수 합성기가 있다. 정수형 주파수 합성기는 출력주파수가 기준 주파수의 정수배로 출력되는 구조이고, 분수형 구조는 정수뿐만 아니라 분수배로도 합성이 가능한 구조이다. 그래서, 정수형 구조에 비해서 분수형 구조는 더 높은 기준 주파수를 사용할 수 있게 되어 위상비교기의 비교 시간이 짧아져서 정착시간(settling time)이 짧아지고, 동일한 출력 주파수에 대해서 분주비가 낮아지므로 위상잡음도 향상된다. 그러나, 분주비의 주기적인 변화로 인한 심각한스퍼리어스(spurious)의 존재와 주파수 합성간격에 비례하여 정착시간이 길어지는 단점을 갖는다.
한편, 디지털 주파수 합성 명령을 곧바로 전압 제어 발진기(VCO :voltage controlled oscillator)에 인가하는 개방형 구조(open loop)를 기존의 폐쇄형 구조에 혼합한 디지털 하이브리드 주파수 합성기 방식을 이용하여 고속 주파수 합성을 하고자 한다. 주파수 합성명령이 기존 PLL의 카운터와 디지털 룩업 테이블(digital look-up table)에 인가된다. 디지털 룩업 테이블의 출력이 DAC(digital-to analog 변환기)에 인가되면 합성 명령에 해당하는 전압이 루프 필터의 전압과 더해져서 전압 제어 발진기를 구동한다. 디지털 룩업 테이블은 전압제어 발진기의 전압 대 주파수 관계의 정보가 저장된 ROM 구조이다. 그래서 주파수 합성 명령이 디지털 룩업 테이블에 의해 이에 맞는 전압 정보가 되고, 다시 DAC에 의해 원하는 전압으로 출력된다. 그러므로 새로운 합성 명령이 입력될 때마다 고속으로 스위칭이 가능하다. 그러나, 이 구조만으로는 스위칭 속도의 한계가 있어서 루프 필터의 파라미터를 최적으로 하여도 위상잡음(phase noise)과 정착시간(settling time)간의 상반관계(trade-off)가 있어서 완벽한 초고속 스위칭 이 어렵다. 또 디지털 룩업 테이블이 ROM 구조이므로, 최초 분주 명령이 같아야 하는 제약과 함께 하드웨어 복잡도가 증가하는 여러 문제점이 있다.
본 발명은 앞에서 언급한 디지털 하이브리드 주파수 합성기 방식에서, 1) 주파수 합성 속도와 위상잡음간의 상반관계를 극복하고, 2) 주파수 합성 간격에 비례하여 정착시간을 갖는 문제점을 해결하고, 3) 실제적인 디지털 룩업 테이블인 ROM의 복잡도를 간소화한 디지털 대체 회로를 설계하며, 4) 주파수 합성 명령시 발생하는 동작의 위상 오차를 맞추는 타이밍 동기화 회로를 설계하여, 전체적으로 다양한 주파수 합성간격에서도 스위칭 시간이 일정한 초고속 디지털 하이브리드 주파수 합성기 설계 방법과 장치구성에 관한 것이다.
먼저, 속도의 한계를 극복하기 위해서 루프필터 대역에 의한 위상잡음과 정착시간간의 상반관계를 없애야 한다. 즉, 주파수 합성명령의 변화 시점에서 발생하는 위상오차를 제거하기 위해서 기준 입력신호와 동기된 보조 신호를 이용한다. 그리고 복잡한 ROM 형태로 구현되는 디지털 룩업 테이블을 대신하여, 이전 상태의 주파수 합성명령과 새롭게 입력된 주파수 합성 명령의 차이를 계산하는 간단한 디지털 회로 설계에 관한 것이다.
제 1 도는 전체 디지털 하이브리드 주파수 합성기 블록 구성도
제 2 도는 3차 SDM(sigma-delta-modulator) 구조
제 3 도는 1차 SDM(sigma-delta-modulator) 구조
제 4 도는Nf분주기 구성도
제 5 도는 DLT를 대체하는 디지털 회로 구성도
제 6 도는 타이밍 동기화 블록 구성도
제 7 도는 주파수 변화 시점에서 문제되는 신호 파형
제 8 도는 주파수 합성과정의 전압제어발진기(VCO) 입력전압 파형
제 9 도는 주파수 합성과정의 출력의 주파수 스펙트럼 파형
※ 제 1도의 주요 부분에 대한 부호의 설명
(1) 기준 주파수 (10) DLT 대체 블럭
(2) 위상 검출기 (11) checker 출력
(3) 전하 펌프(charge pump) (12) DAC 제어 신호
(4) 루프 필터(loop filter) (13)Nf분주기
(5) 전압 제어 발진기(VCO) (14) 분주된 신호
(6) 출력 주파수 (15) 3차 SDM
(7) 타이밍 동기화 블럭 (16) 3차 SDM 출력
(8) 타이밍 동기화블록 출력 (17) 주파수 합성명령(분수부분)
(9) DAC(digital-analog 변환기) (18) 주파수 합성명령(정수부분)
※ 제 2도의 주요 부분에 대한 부호의 설명
(16) 3차 SDM 출력 (20) 1차 SDM의 캐리 출력
(17) 주파수 합성명령(분수부분) (21) 4비트 D-플립플롭
(19) 1차 SDM
※ 제 3도의 주요 부분에 대한 부호의 설명
(17) 주파수 합성명령(분수부분) (23) 1차 SDM 출력
(20) 1차 SDM의 캐리 출력 (24) k-bit D-플립플롭
(22) 1비트 전가산기
※ 제 4도의 주요 부분에 대한 부호의 설명
(6) 출력 주파수 (18) 주파수 합성명령(정수부분)
(14) 분주된 신호 (25) 프로그래머블 분주기
(16) 3차 SDM 출력
※ 제 5도의 주요 부분에 대한 부호의 설명
(11) checker 출력 (18) 주파수 합성명령(정수부분)
(12) DAC 제어신호 (26) D-플립플롭
(17) 주파수 합성명령(분수 부분) (27) checker
※ 제 6도의 주요 부분에 대한 부호의 설명
(1) 기준 주파수 (28) 1bit D-플립플롭
(8) 타이밍 동기화 블록 출력 (29) Duty ratio converter
(11) checker 출력 (30) 2 : 1 다중화기(MUX)
(14) 분주된 신호
본 발명에 관련된 상세 설명 도면은 회로 블록도 도면(제 1, 2, 3, 4, 5, 6도)들과 회로를 동작시킨 결과 파형(제 7, 8, 9도)들로 구성된다.
제 1도는 본 발명에서 제시한 전체 시스템 블록도로서, 폐루프 구조인 위상고정루프(PLL)와 직접적으로 전압 제어 발진기(VCO :voltage controlled oscillator)를 ROM과 DAC를 통해서 구동하는 개방형 구조를 결합시킨 것이다. 제 2도는 기존의 분수형 구조의 주파수 합성기에서 사용되는 3차 시그마-델타 변조기(SDM : sigma-delta modulator)의 블럭도이다. 제 3도는 3차 SDM에서 사용된 1차 SDM의 내부 블록도이다. 이것은 누적기(ACC:accumulator)와 같은 기능을 한다.제 4도는Nf분주기로 평균 분주비가 분수형태를 갖는 프로그래머블 분주기이다. 제 5도는 디지털 룩업 테이블을 대체한 블록 구성도이다. 제 6도는 주파수 합성명령이 변화하는 시점에서 발생하는 위상오차를 제거하기 위한 동기화 블록도이다. 제 7도는 제 6도의 타이밍 동기화 블록을 사용하지 않은 경우의 신호 파형이다. 제 8도는 기존의 3차 SDM을 이용한 분수형 주파수합성기와 새로운 주파수 합성기를 같은 주파수 합성명령에서 VCO입력 전압을 비교한 것이다. 제 9도는 제 8도에서 정착한 후의 출력신호의 주파수 스펙트럼을 비교한 것이다.
제 1도의 (1)은 발진기에서 생성된 주파수 합성기의 기준 주파수이다. (2)는 위상검출기(Phase Detector)이며 본 발명에서는 '3-상태 주파수 위상 검출기'를 이용하였다. (2)는 두 개의 디지털 입력 신호의 위상차이를 계산하여 UP, 또는 Down 신호를 전하펌프(Charge pump)(3)에 전달하고, (3)은 (2)의 출력 신호를 하나의 신호로 만들어 주는 역할을 하며 상보형 (相補型) 금속 산화막 반도체 (CMOS: Complementary Metal Oxide Semiconductor)로 구성되었다. (4)는 아날로그 수동 소자로 이뤄진 루프 필터(Loop filter)로 저항(R)과 커패시터(C)로 구성되어진 2차 저역통과 필터 형태이다. (5)는 입력 전압값에 의해서 출력 주파수가 결정되는 전압 제어 발진기이다. 루프 필터(4)와 DAC(9)의 두 전압값이 연산증폭기(OP-AMP)를 이용한 아날로그 전압 덧셈기에 의해 더해져서 VCO(5)를 제어하여 최종 출력 주파수(6)가 생성된다.
주파수 합성 명령은 정수부분(18) N과 분수부분(17) K으로 구분되서 입력된다. 분수형 주파수 합성기의 최종 출력 주파수(6)는 식 (1)과 같다.
식 (1)에서f OUT 은 최종 출력 주파수(6)이고,f REF 는 기준주파수(1), N은 주파수 합성명령의 정수부분(18), K는 분수부분(17), k는 K'의 디지털 워드길이이다. 먼저, 주파수 합성명령의 분수부분(17)인 K는 3차 SDM(15)으로 입력되어Nf분주기 출력(14)의 상승에지마다 {-3, -2, …, 3, 4}중에 하나의 값을 랜덤하게 출력한다.Nf분주기(13)에서 f 는 K/2k를 의미한다. 3차 SDM의 출력(16)은Nf분주기(13)에 입력되어 주파수 합성명령의 정수부분(18)과 더해져서 {N-3, N-2, …, N+3, N+4}의 값이 프로그래머블 분주기(25)로 입력된다. 또한 주파수 합성명령(17,18)은 ROM형태의 DLT를 대체한 블럭(10)으로 입력되어 현재 상태의 값과 이전 상태의 차이 값을 계산하여 DAC(9)를 제어할 디지털 값(12)을 출력하며, 주파수 합성명령의 변화를 감지하는 checker(27)의 출력(11)이 타이밍 동기화 회로로 입력된다. 타이밍 동기화 블록(7)은 주파수 합성명령(17,18)이 변화하지 않는 구간에서는Nf분주기(13)에 의해 분주된 신호(14)를 위상 비교기(2)에 전달하고 주파수 합성명령이 변화하게 되면 기준 주파수(1)에 강제로 동기된 신호를 위상비교기(2)에 전달하고Nf분주기(13)의 카운터 레지스터를 초기화한다. 주파수 합성명령(17,18)의 변화 값에 비례하여 DLT 대체 블록(10)과 DAC(9)에 의해서 VCO 구동전압에 필요한 추가전압을 생성하게 된다. 그리고, 주파수 합성명령이 변하는 시점에서 기준주파수(1)와 분주된 신호(14)와의 위상을 강제로 맞추는 타이밍 동기화블록(7)에 의해서 보다 빠른 스위칭 동작 특성을 얻을 수 있다.
제 2도는 제 1도의 3차 SDM(15)의 내부 구성도이다. 주파수 합성명령의 분수부분(17)이 입력되면 평균 분주비(.f)를 유지하면서 순시적으로는 랜덤하게 변화하는 기능을 한다. 제 3도의 1차 SDM(19)을 직렬로 연결하여 양자화에러를 누적하고 4bit D-플립플롭(21)은 한 주기 지연을 위해 사용된 것이다. 입력되는 클럭의 상승에지마다 출력(16)은 {-3 ∼ +4}의 값을 랜덤하게 출력하여 평균 값을 유지하게 된다.
제 3도는 제 2도에서 사용된 1차 SDM(19)의 내부 구성도이다. k비트 전가산기(22)와 k비트 D-플립플롭(24)으로 구성되어 있다. 1차 SDM은 누적기와 같은 기능을 수행한다. 누적된 값이 2K보다 크게 되면 오퍼플로우가 발생되어 캐리 출력(20)은 HIGH상태가 된다.
제 4도는 제 1도에서 사용된N.f분주기(13)의 내부 구성도이다. VCO(5)의 출력 신호(6)가 프로그래머블 분주기(25)에 입력되고, 분주비는 3차 SDM의 출력(16)과 주파수 합성명령의 정수부분(18)이 더해진 값이다. 분주된 신호(14)는 3차 SDM(15)의 클럭으로 입력되고, 타이밍 동기화 블록으로도 입력된다.
제 5도는 제 1도의 DLT 대체블록(10)의 내부 구성도이다. 기존의 ROM 형태의 디지털 룩업 테이블을 대체하며, 주파수 합성명령(17,18)의 변화 감지신호(11)를 XOR 게이트로 구성된 checker(27)에 의해 타이밍 동기화 블럭(7)에 전달한다. 앞 단의 D-플립플롭(26)은 checker(27)의 출력이 ON되면 현재의 주파수합성명령(17,18)을 디지탈 감산기예 전달한다. 디지털 가산기는 현재 주파수 합성명령(17,18)과 현재 DAC로 전달되는 값(12)을 더하고, 또다른 D-플립플롭(26)은 디지털 가산기의 출력에 이전 상태의 주파수 합성명령을 뺀 값을 DAC(9)로 전달한다. 이 D-플립플롭도 checker(27)에 의해 ON 되면 디지털 감산기의 출력을 DAC(9)로 전달한다. 즉, 제 5도의 블륵은 이전 상태의 주파수 합성명령과 현재의 주파수 합성 명령과의 차이를 누적하는 기능을 한다. 그래서, DAC(9)는 주파수 합성명령의 변화량이 누적된 값에 맞는 DC 전압을 출력한다.
제 6도는 제 1도의 타이밍 동기화 블록(7)의 내부 구성도이다. 기준 주파수(1)는 Duty ratio converter(29)에 의해 Duty ratio가 50%에서 실제 분주된 신호와 같은 비율로 변화된다. 주파수 합성명령(17,18)이 변화하면 감지신호(11)가 'preset' 단자로 입력되는 1비트 D-플립플롭(28)에 의해 2-1 멀티플렉서(30)의 'select' 단자가 HIGH 상태가 되어 'X1'을 출력한다. 즉, 분주된 신호(14)를 위상검출기(2)로 전달하지 않고 Duty ratio converter(29)에 의해 기준주파수(1)와 동기된 신호를 위상검출기(2)로 전달하여 강제로 동기화 시킨다. 또한, 주파수 합성명령이 변하지 않는 상황에서는 D-플립플롭(28)의 출력이 LOW가 되어 Mux(30)는 'X0'인N.f분주기(13)의 출력(14)을 위상검출기(2)로 전달한다.
본 발명의 주파수 합성기는 종래의 위상고정 루프(PLL)의 안정도를 기반으로한 분수형 주파수 합성기와 개루프 합성기의 고속 스위칭 특성을 결합한 구조로서 주요원리는 다음과 같다.
최초 주파수 합성명령에 의해 정상상태에 이르면 루프필터의 전압은 실제로약간의 증감은 있으나 더 이상 변화하지 않는다. 이것은 주파수 합성명령이 변화하는 과정에서 필요한 전압이 DAC가 제공하는 보조 전압에 의해 제공되기 때문이다. 이 보조 전압을 생성하기 위해서는 DAC에 적당한 디지털 워드값을 인가해야한다. 종래의 하이브리드 주파수 합성기에서는 전압 제어발진기(VCO)의 전압 대 주파수 특성이 저장된 ROM형태의 디지털 룩업 테이블을 이용하여 최초의 주파수 합성 명령이 항상 같아야 한다는 제약 조건이 있었으나, 본 발명에서는 ROM형태가 아닌 제 5도와 같은 새로운 구조를 이용하여 DAC 입력 값을 계산한다. 그리고 주파수 합성명령이 변하는 시점에 발생하는 위상오차를 제거하기 위해 동기화 블록을 이용하였다. 보다 짧은 정착 시간을 얻기 위해서 이 동기화 블록이 이용된다. 즉, 주파수 합성명령이 변하는 순간에도 프로그래머블 분주기의 내부 카운터는 변하기 전의 값을 유지하여 카운팅하므로 위상오차가 발생한다. 그래서 동기화 블록은 주파수 합성 명령이 변화하면 프로그래머블 분주기의 카운터를 초기화하여 위상오차 발생을 억제한다. 본 발명의 주파수 합성기 동작 특성을 보이기 위해 컴퓨터 시뮬레이션을 하였다. 실험 조건은 기준 주파수 500kHz, 전압 제어발진기의 이득은 5MHz/V, 위상 검출기의 이득은 1mA/2π, 루프필터 대역 3kHz, 3차 SDM은 12비트의 입력을 갖는다.
제 7도는 타이밍 동기화 블록이 없는 경우의 컴퓨터 시뮬레이션 결과파형이다. 그림의 'Vout'은 VCO(5)의 출력을 디지털화 시킨 신호이고, 'Nf'는 프로그래머블 분주기(25)로 입력되는 순시 분주비이고, 'Vfb'는 타이밍 동기화 블록(7)에서 위상 검출기(2)로 입력되는 신호, 'Vref'는 기준주파수(1)이다. 주파수 합성명령이25.0002441에서 36.0002685로 변화를 주었는데, 그림에서 보이듯이 새로운 주파수 합성명령의 입력으로 순시 분주비가 '23'에서 '34'로 변경되어 분주기가 'Vout'을 12번 카운터 하는 시간에 새로운 주파수 합성명령에 의해서 순시 분주비가 '34'가 입력되어 추가로 22번을 더 카운터 하게 되었다. 그 결과 기준 주파수와의 동기 시점을 벗어나서 위상오차를 발생하게 된다. 즉, DLT 대체 회로에 의해 새로운 주파수 합성명령에 필요한 추가 전압이 VCO 입력단에 인가되었음에도 불구하고 정상상태를 이탈하게 되어 정상상태에 도달하는 시간이 길어진다. 이 결과로 제 6도의 타이밍 동기화 블록이 필요하게 됨을 알 수 있다. 표1은 컴퓨터 시뮬레이션을 위한 주파수 합성 과정이다.
제 8도는 컴퓨터 시뮬레이션을 이용하여 얻은 VCO 구동전압 파형이다. 상단의 그림은 기존의 3차 SDM을 이용한 분수형 주파수 합성기를 이용한 것으로 주파수 합성 간격에 비례하여 정착시간이 소요됨을 알 수 있다. 그러나 하단의 그림은 제 1도의 회로를 이용하여 주파수 합성 간격과 무관하게 일정한 정착시간이 소요되었다. 표 2는 표 1의 주파수 합성 결과로 얻은 기존의 구조와 새로운 구조의 성능을비교하였다. 정착시간은 VCO 구동전압의 3kHz 이내의 전압 리플(ripple)을 허용하는 범위에서 측정하였다. 기존의 구조는 주파수 합성 간격에 비례하여 매우 큰 차이를 보이지만 제안된 구조는 차이가 거의 없이 일정함을 알 수 있다. 그러나, 추가된 DLT 대체 블록, 타이밍 동기화 블록, DAC 등으로 인해서 회로 복잡도가 증가하였다.
제 9도는 제 8도의 정착시간 구간에서 출력 주파수의 FFT(fast Fourier transform)결과이다. 상단의 파형이 기존의 구조를 이용한 것이고, 하단의 파형이 새로운 구조의 파형이다. 새로운 구조의 주파수 합성기가 기존의 구조를 변화시키지 않고 다른 기능들만을 첨가시킨 형태이므로 두가지 구조의 결과가 동일하다. 일반적인 PLL에서는 정착시간과 루프 필터 대역에 의해 변하는 위상 잡음이 서로 상반관계에 잇지만, 새로운 구조를 이용하면 위상잡음을 악화시키지 않고 정착시간을 줄일 수 있다.
본 발명의 주파수 합성기는 고속의 주파수 합성이 필요한 통신, 전자, 의료, 회로, 계측기, 등의 광범위하게 이용될 수 있다. 특히, 통신이나 전자산업 분야에서 고속의 신호 발생기, 그리고 주파수 도약(frequency hopping)을 응용하는 초고속 정보통신 분야에서 널리 사용될 수 있다. 그리고 전파방해에 견디기 위한 군사용 통신에 대표적인 고속 주파수도약 확산 시스템에서는 가장 중요한 장치로서 매우 유용하게 사용될 것이다.

Claims (1)

  1. 초고속 주파수 합성을 위하여, 디지털 주파수 합성 명령을 곧바로 ROM과 DAC를 통하여 전압 제어 발진기(VCO :voltage controlled oscillator)에 인가하는 개방형 구조(open loop)를 기존의 폐쇄형 구조인 위상포착회로(PLL:phase locked loop)에 혼합한 디지털 하이브리드 주파수 합성기 방식에서,
    가) 전압 제어 발진기(VCO :voltage controlled oscillator)의 전달 특성을 간직하는 ROM(Read-Only Memory)으로 구현되는 디지털 룩업 테이블(DLT: digital look-up table)을 대체하는 회로 설계 방법으로서, 이전 상태의 주파수 합성명령과 새롭게 입력된 주파수 합성명령의 차이 값을 이용하는 디지털 회로의 설계 방법과 장치,
    나) 위상포착회로(PLL : phase locked loop)의 프로그래머블 분주기와 디지털 룩업 테이블(DLT : digital look-up table) 회로, 또는 디지털 룩업 테이블 대체 회로로 입력되는 새로운 주파수 합성 명령때 마다 기준 주파수와 동기를 맞추기 위하여, 기준 입력신호에 동기된 보조신호를 사용하여 타이밍 동기를 이루는 방법과 장치.
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