KR20020083926A - 반도체 집적 회로 - Google Patents
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Abstract
메모리 매크로 기능 블록은 메모리 코어 기능 블록과, 인터페이스 기능 블록과 영역적으로 분할되어 있다. 인터페이스 기능 블록은 테스트 회로와, 테스트용의 커맨드 디코더부와, 테스트용의 어드레스 디코더부와, 메모리 코어 기능 블록에 커맨드 및 어드레스를 입력하고, 메모리 코어 기능 블록과의 사이에서 데이터의 수수를 행하는 메모리 코어 입출력 회로와, 메모리 코어 기능 블록의 메모리 용량이나 메모리 코어의 구성의 정보를 기억하고 있는 구성 기억 블록과, 기억 정보에 기초하여 메모리 코어 기능 블록의 데이터 패스 및 어드레스 패스를 제어하는 구성 제어 블록을 포함한다.
Description
본 발명은 메모리 매크로 기능 블록과 그 주변 회로가 동일 반도체 칩 위에 혼재된 반도체 집적 회로 장치(LSI)에 관한 것으로, 특히 메모리 매크로 기능 블록의 변경을 용이하게 하는 회로에 관한 것으로, 예를 들면 특정 용도용(application specific) LSI 등에 사용되는 것이다.
종래, 논리 LSI와 메모리 LSI는 각각 구분하여 사용하고 있었지만, 반도체의 미세 가공 기술의 진보에 따라, 최근에는 양자를 1칩화한 메모리 혼재 논리 LSI가 제품화되어 있다. 이 경우, 메모리 매크로 기능 블록이 논리 회로부, 아날로그 회로부, 입출력 회로부와 동일 칩 위에 혼재된 DRAM(Dynamic Random Access Memory) 혼재 LSI가 있다.
상기 메모리 매크로 기능 블록은 메모리 코어 기능 블록과, 이 메모리 코아기능 블록의 기능을 테스트하기 위한 테스트 회로와, 커맨드 디코더와, 어드레스 디코더와, 메모리 코어 입출력 회로를 포함한다.
종래의 DRAM 혼재 LSI에서는, 메모리 매크로 기능 블록 전체를 하나의 블록으로서 취급하고 있다. 그리고, 그 구성을 약간 바꾸는 정도의 설계 변경은 행해지고 있는데, 예를 들면 메모리의 비트 용량을 변경하는 경우에는 메탈 배선층을 재연결하여 대응하고 있다.
그러나, 메모리 매크로 기능 블록의 기능을 예를 들면 SDRAM(SynchronousDynamic Random Access Memory)으로부터 SRAM(Static Random Access Memory)으로 변화시키는 등의 경우에는, 메모리 매크로 기능 블록 전체를 재설계하는 등 설계의 대폭적인 수정을 가해야만 하였다.
또한, 메모리 매크로 기능 블록 내를 2개로 분할하는, 예를 들면 메모리 매크로 기능 블록 내의 워드선의 길이를 절반으로 함으로써 고속화를 도모하고자 하는 등의 치수적인 변경을 필요로 하는 경우, 메모리 코어 기능 블록뿐만 아니라, 메모리 매크로 기능 블록 전체의 재설계를 해야만 하였다.
이 때문에, 메모리 매크로 기능 블록이 혼재되고, 그 커맨드 구성, 어드레스 구성, 입출력 구성 등의 변경에 대하여, 설계 변경 없이 용이하게 대응할 수 있는 반도체 집적 회로의 실현이 요구되고 있었다.
도 1은 본 발명의 제1 실시예에 따른 메모리 매크로 기능 블록 탑재 LSI의 칩 위의 레이아웃을 나타내는 상면도.
도 2는 도 1에 도시한 메모리 매크로 기능 블록의 내부의 레이아웃을 나타내는 상면도.
도 3은 도 2에 도시한 메모리 코어 기능 블록의 어드레스 구성을 제어하기 위한 어드레스 신호 또는 마스크 신호의 일례를 나타내는 도면.
도 4a는 도 2에 도시한 구성 기억 블록의 구성의 일례를 나타내는 평면도.
도 4b는 도 4a 내의 4B-4B선을 따라 도시한 단면도.
도 5의 (a) 및 도 5의 (b)는 도 1에 도시한 메모리 코어 기능 블록에서 워드선 길이의 변경예를 나타내는 레이아웃 도면이고, 도 5의 (c) 및 도 5의 (d)는 도 1에 도시한 메모리 코어 기능 블록에서 비트선 길이의 변경예를 나타내는 레이아웃도.
도 6은 레지스터 트랜스퍼 레벨의 언어에 의해 회로가 기술되는 설계 방법을 이용하여 실현한, 도 1에 도시한 인터페이스 기능 블록의 일례를 나타낸 도면.
도 7은 도 6에 도시한 구성 기억 블록, 구성 제어 블록의 각 일부를 취하여 도 2에 도시한 메모리 코어 기능 블록의 로우 어드레스 데이터의 일부와 함께 나타내는 회로도.
도 8a 내지 도 8h는 도 1에 도시한 메모리 매크로 기능 블록의 전체 영역의 다양한 패턴 영역예를 나타내는 도면.
도 9a는 종래의 설계법에 의한 회로 유닛의 배치예를 나타내는 도면이고, 도 9b는 레지스터 트랜스퍼 레벨의 설계법에 의한 회로 유닛의 배치예를 나타내는 도면.
도 10은 제3 실시예에 따른 비동기형의 메모리 코어 기능 블록 및 클럭에 동기하여 동작하는 인터페이스 기능 블록을 갖는 메모리 매크로 기능 블록의 일례를 나타내는 레이아웃도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리 매크로 기능 블록
11 : 인터페이스 기능 블록
12 : 메모리 코어 기능 블록
111 : 테스트 회로
112 : 커맨드 디코더부
113 : 어드레스 디코더부
114 : 메모리 코어 입출력 회로
115 : 구성 기억(configuration memory) 블록
116 : 구성 제어(configuration control) 블록
본 발명의 제1 특징인 반도체 집적 회로는,
데이터의 기입 및 판독이 가능한 기능을 갖는 메모리 매크로 기능 블록과,
상기 메모리 매크로 기능 블록과는 다른 기능을 갖는 주변 회로
를 구비하고,
상기 메모리 매크로 기능 블록은,
데이터의 기입 및 판독이 가능한 메모리 코어 기능 블록 -상기 메모리 코어 기능 블록은, 메모리 셀 어레이 위에 구성된 복수개의 비트 셀의 각 어드레스를 디코드하여 비트 셀 데이터를 기입 및 판독함- 과,
상기 메모리 코어 기능 블록과 영역적으로 분리되고, 상기 주변 회로와의 사이에서 데이터의 수수를 행하는 인터페이스 기능 블록
을 갖고,
상기 인터페이스 기능 블록은,
상기 메모리 코어 기능 블록의 기능 테스트를 제어하는 테스트 회로와,
상기 메모리 코어 기능 블록의 상기 기능 테스트용의 입력 커맨드를 디코드하는 커맨드 디코더부와,
상기 메모리 코어 기능 블록의 상기 기능 테스트용의 입력 어드레스를 디코드하는 어드레스 디코더부와,
상기 메모리 코어 기능 블록에 상기 커맨드 및 상기 어드레스를 입력하고, 상기 메모리 코어 기능 블록과의 사이에서 데이터의 수수를 행하는 메모리 코어 입출력 회로와,
상기 메모리 코어 기능 블록의 메모리 용량이나 커맨드 구성, 어드레스 구성, 입출력 구성을 포함하는 메모리 코어 구성(configuration)의 데이터를 기억하는 구성 기억 블록과,
상기 구성 기억 블록의 기억 정보에 기초하여 상기 메모리 코어 기능 블록의 데이터 패스(data path) 및 어드레스 패스(address path)를 제어하여, 상기 메모리 코어 기능 블록을 원하는 구성으로 제어하는 구성 제어 블록
을 포함한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 메모리 매크로 기능 블록 혼재 LSI의 칩 위의 레이아웃의 일례를 나타낸다. 칩(1) 위에는, 메모리 매크로 기능 블록(10)이 다른 주변 회로(논리 회로부(2), 아날로그 회로부(3), 입출력 회로부(4))와 함께 배치되어 있다.
도 2는 도 1에 도시한 메모리 매크로 기능 블록(10)의 레이아웃의 일례를 나타낸다. 이 메모리 매크로 기능 블록(10)은 WRITE/READ 신호를 수신하여 기입 및 판독 동작이 가능한 메모리 코어 기능 블록(12)과, 이 메모리 코어 기능 블록(12)과 다른 회로와의 사이에서 신호의 수수를 행하고, 또한, 메모리 코어 기능 블록(12)과도 신호의 수수를 행하는 인터페이스 기능 블록(11)을 갖는다.
상기 인터페이스 기능 블록(11)은 테스트 회로(111), 커맨드 디코더부(112), 어드레스 디코더부(113), 메모리 코어 입출력 회로(114), 구성 기억(configuration memory) 블록(115) 및 구성 제어(configuration control) 블록(116)을 구비하고 있다.
테스트 회로(111)는 시스템의 기능 테스트 시에 외부로부터 입력되는 테스트 제어 신호에 기초하여 메모리 코어 기능 블록(12)의 기능 테스트를 제어하고, 그 테스트 결과를 외부로 출력하는 것이다.
커맨드 디코더부(112)는 테스트 시/통상 동작 시에 대응하여 외부로부터 입력되는 테스트용의 커맨드/통상 동작용의 커맨드를 선택하고, 디코드하여 출력하는 것이다.
어드레스 디코더부(113)는 테스트 시/통상 동작 시에 대응하여 외부로부터입력되는 테스트용의 어드레스/통상 동작용의 어드레스를 선택하고, 디코드하여 출력하는 것이다.
메모리 코어 입출력 회로(114)는 메모리 코어 기능 블록(12)에 커맨드 및 어드레스를 입력하는 기능과, 메모리 코어 기능 블록(12)과의 사이에서 데이터의 수수를 행하는 기능을 구비한다.
구성 기억 블록(115)은 메모리 코어 기능 블록(12)의 메모리 용량이나 커맨드 구성, 어드레스 구성, 입출력(데이터 버스 폭) 구성을 포함하는 메모리 코어의 구성 정보를 기억해 두는 것이다. 즉, 구성 기억 블록(115)은 메모리 코어 기능 블록(12)의 커맨드 구성, 어드레스 구성, 입출력 구성 각각의 기억 기능을 갖는다.
구성 제어 블록(116)은 구성 기억 블록(115)의 기억 정보에 기초하여 메모리 코어 기능 블록(12)의 데이터 패스(path) 및 어드레스 패스(path)를 제어하여, 메모리 코어 기능 블록(12)을 원하는 구성으로 제어하는 것이다. 즉, 구성 제어 블록(116)은 메모리 코어 기능 블록(12)의 커맨드 구성, 어드레스 구성, 입출력 구성각각의 제어 기능을 갖는다.
또한, 테스트 회로(111)의 테스트 제어 기능에는, ⑴ 메모리 코어 기능 블록 (12)의 기본적인 기능/성능의 테스트를 행하는 기능, ⑵ 메모리 코어 기능 블록(12) 내부에서 발생하는 전압(예를 들면 워드선 승압 전압)의 레벨 체크 기능, ⑶ 메모리 코어 기능 블록(12)의 메모리 셀 어레이에서의 불량 비트의 어드레스의 탐색 기능 등을 포함한다.
메모리 코어 기능 블록(12)의 어드레스 구성의 일례로서는, 이하와 같은 것이 있다: 뱅크 어드레스로서 최대 폭이 뱅크 1에서 뱅크 8까지 선택 지정이 가능한 3비트의 신호 BNKADD<2:0>, 로우 어드레스로서 최대 폭이 1K(=1024bit)에서 8K까지 선택 지정이 가능한 13비트의 신호 ROWADD<12:0>, 컬럼 어드레스로서 최대 폭이 16에서 128까지 선택 지정이 가능한 7비트의 신호 COLADD<6:0>, 데이터 버스 폭 지정 신호로서 64비트와 128비트의 2가지 데이터 버스 폭을 선택 지정할 수 있는 1비트의 신호 DBU S<O> 이다.
이 경우, 구성 상 허용되고 있는 변형의 변화분을 나타내는 어드레스 마스크 신호는, 예를 들면 뱅크 어드레스 마스크 신호로서 BNKMSK<2:0>의 3비트, 로우 어드레스 마스크 신호로서 ROWMSK<12:10>의 3비트, 컬럼 어드레스 마스크 신호로서 COLMSK<6:4>의 3비트 등을 포함한다. 이 어드레스 마스크 신호는 어드레스 구성을 제어하기 위한 유효 어드레스 비트(사용하는 어드레스 비트를 유효하게 하는 비트)와 무효 어드레스 비트(사용하지 않는 어드레스 비트를 마스크하는 비트)를 지정하는 것으로서, 유효 어드레스 비트/무효 어드레스 비트를 예를 들면 "1"/"0"데이터로 표시한다.
도 3에는, 도 2에 도시한 메모리 코어 기능 블록(12) 구성의 변형의 일례에 대응하는 어드레스 마스크 신호의 일례가 도시된다
즉, 메모리 코어 기능 블록의 어드레스 구성이, 예를 들면 2 뱅크, 4K 로우 어드레스, 32 컬럼 어드레스이면, 사용하는 어드레스는 뱅크 어드레스로서 BNKADD<0>의 1비트, 로우 어드레스로서 ROWADD<11:0>의 12비트, 컬럼 어드레스로서 COLADD<4:0>의 5비트로서 필요 충분한 범위를 충족시키고 있다.
이 경우, 뱅크 어드레스의 마스크 신호 BNKMSK<2:0>=<0, 0, 1>, 로우 어드레스의 마스크 신호 ROWMSK<12:10>=<0, 1, 1>, 컬럼 어드레스의 마스크 신호 COLMSK<6:4>=<0, 0, 1>로 된다.
그리고, 상기 어드레스 마스크 신호를 구성 기억 블록(115)에 기억시켜 두고, 이 기억 내용에 기초하여 구성 제어 블록(116)에 의해 메모리 코어 기능 블록(12)의 구성을 변경할 수 있도록 구축한다.
따라서, 메모리 코어 기능 블록(12)의 구성이 변경됨에 따른 어드레스 할당의 변화에 대하여, 인터페이스 기능 블록의 구성 기억 블록(115)의 기억 내용을 변경하고, 이 기억 내용을 구성 제어 블록(116)에 입력함으로써, 대응하는 것이 가능하게 된다. 다시 말하면, 메모리 코어 기능 블록(12)의 구성이 상이한 제품마다, 구성 기억 블록(115)의 기억 내용 및 구성 제어 블록(116)에 의한 제어 내용이 상이하게 된다.
도 4a는 도 2에 도시한 구성 기억 블록(115)의 구성의 일례를 나타내는 평면도, 도 4b는 도 4a에 도시한 4B-4B선을 따른 단면도를 도시한다.
도 4a 및 도 4b에 도시한 구성 기억 블록에서는, 하층의 메탈 배선(41)에 대하여 상층의 메탈 전원선(VDD: 42) 또는 메탈 접지선(GND: 43)을 선택적으로 컨택트(예를 들면 플러그: 44)에 의해 접속, 즉, 선택적으로 메탈 배선간을 접속하여 (메탈 옵션) 어드레스 마스크 신호의 기억 유지를 행하고 있다.
또한, 구성 기억 블록(115)의 구성은, 어드레스 마스크 신호의 기억 유지가 가능하면 되고, 상기한 메탈 옵션 이외의 프로그램 가능한 소자(불휘발성 메모리소자나 퓨즈 소자 등)를 이용함으로써 구성 기억 블록(115)의 실장이 가능하다.
도 5의 (a) 및 도 5의 (b)는 도 1에 도시한 메모리 코어 기능 블록(12) 구성의 변경예를 나타내는 레이아웃도이다.
도 5의 (a)에서, 참조 번호(51)는 예를 들면 DRAM셀이 행렬 형상으로 배치된 메모리셀 어레이, 참조 번호(52)는 메모리셀 어레이의 워드선을 선택하기 위한 로우 디코더 영역, 참조 번호(53)는 메모리 셀 어레이의 비트선을 선택하기 위한 컬럼 디코더 영역, 참조 번호(54)는 감지 증폭기 영역, 참조 번호(55)는 입출력(I/O) 버퍼 영역, 참조 번호(56)는 어드레스 디코더 영역, 참조 번호(57)는 전원 유닛 영역, 참조 번호(58)는 워드선의 일례, 참조 번호(59)는 비트선의 일례, 참조 번호(60)는 메모리 셀(비트셀)의 일례이다.
도 5의 (a)에 도시한 메모리 코어 기능 블록은, 메모리 셀 어레이 내의 각각 동일 행의 메모리 셀에 공통으로 접속된 512개의 워드선(58로 대표하여 도시)과, 메모리 셀 어레이 내의 각각 동일 열의 메모리 셀(60으로 대표하여 도시)에 공통으로 접속된 2048개의 비트선(59로 대표하여 도시)을 가짐으로써, 1M 세그먼트의 메모리 용량을 갖는다.
도 5의 (b)에 도시한 메모리 코어 기능 블록은, 도 5의 (a)에 도시한 메모리 코어 기능 블록의 워드선 연장 방향의 길이를 절반으로 하여, 512개의 워드선 ×1024개의 비트선=0.5M 세그먼트의 메모리 용량을 갖도록 변경한 것이다.
이와 같이 메모리 코어 기능 블록의 구성을 변경함으로써, 게이트 용량이나 배선 등의 부가 용량이 경감되기 때문에, 로우 액세스 등의 고속 동작이 가능하게된다.
이 메모리 코어 기능 블록(12)의 고속화에 대응하기 위해, 인터페이스 기능 블록에서는, 구성 기억 블록(115) 혹은 테스트 회로(111)로부터의 제어 신호를 변경함으로써 구성 제어 블록(116) 내의 타이밍 조정 블록의 조정을 실현할 수 있다.
도 5의 (c) 및 도 5의 (d)는 메모리 코어 기능 블록(12) 구성의 다른 변경예를 나타내는 레이아웃도이다.
도 5의 (c)는 도 5의 (a)와 완전히 동일하다. 도 5의 (d)에 도시한 메모리 코어 기능 블록은 도 5의 (c)에 도시한 메모리 코어 기능 블록의 비트선 연장 방향의 길이를 절반으로 하여, 256개의 워드선 ×2048개의 비트선=0.5M세그먼트의 메모리 용량을 갖도록 변경한 것이다.
앞의 2가지 예로 설명한 바와 같이, 메모리 코어 기능 블록(12)의 사이즈에 변경이 있어도, 인터페이스 기능 블록은 설계 변경하지 않고, 제어 신호의 변경만으로 대응할 수 있다.
도 6은 도 1에 도시한 인터페이스 기능 블록(11) (예를 들면 DRAM Core)만을, 논리 합성 가능한 레벨의 상위 개념(톱다운 설계에 의해 논리 합성(logic synthesis) 가능한 레벨)인 레지스터 트랜스퍼 레벨(RTL)의 언어에 의해 회로가 기술된 설계 방법을 이용하여 실현한 회로의 일례를 나타내는 도면이다.
도 6에 도시한 인터페이스 기능 블록에서, 참조 번호(61)는 테스트계 회로(테스트 회로, 커맨드 디코더부 및 어드레스 디코더부를 포함), 참조 번호(62)는 통상 입력/테스트 입력 전환 회로, 참조 번호(114a)는 메모리 코어 입력 회로, 참조번호(114b)는 메모리 코어 출력 회로, 참조 번호(115)는 구성 기억 블록, 참조 번호(116)는 구성 제어 블록이다.
테스트계 회로(61)는 다음의 기능을 갖는다.
⑴ 외부(예를 들면 USER Logic Side 등)로부터 입력되는 테스트 클럭(Test Clock) 및 테스트 인에이블(Test Enable) 신호를 통과시켜 메모리 코어 입력 회로(114a)로 입력한다.
⑵ 외부로부터 입력되는 테스트 커맨드(Test Control)를 외부 입력 커맨드 서치 회로(611)에서 래치하고, 이것을 테스트용 커맨드 디코더(Command Decoder: 612)로 디코드하고, 이것을 테스트용 커맨드 래치 회로(615)에서 래치한다.
⑶ 외부로부터 입력되는 테스트 제어(Test Control) 신호를 외부 입력 제어래치(Control Latch) 회로(614)에서 래치하고, 이에 따라 테스트용 어드레스 디코더(Address Decoder: 615)의 디코드 동작을 제어한다.
⑷ 상기 테스트용 어드레스 디코더(615)의 어드레스 출력/데이터 출력을 테스트용의 어드레스 래치(Address Latch) 회로(616)/데이터 래치(Data Latch) 회로(617)에서 래치한 후, 메모리 코어 입력 회로(114a)에 입력한다.
⑸ 메모리 코어 출력 회로(114b)로부터의 데이터가 입력되고, 이것을 데이터 압축(Data Compression) 회로(618)에서 예를 들면 8비트로 압축하고, 이것을 테스트 데이터 래치(Test Data Latch) 회로(619)에서 래치한 후, 테스트 출력 데이터(Test Output Data)로서 외부로 출력한다.
상기 통상 입력/테스트 입력 전환 회로(62)는 다음의 기능을 갖는다.
⑴ 외부로부터 입력되는 통상 동작용의 클럭 또는 상기 테스트계 회로(61)로부터 입력되는 테스트 클럭을 제1 멀티플렉서 MUX1에 의해 선택한다.
⑵ 외부로부터 입력되는 통상 동작용의 커맨드 또는 상기 테스트계 회로(61)로부터 입력되는 커맨드를 제2 멀티플렉서 MUX2에 의해 선택한다.
⑶ 외부로부터 입력되는 통상 동작용의 어드레스 또는 상기 테스트계 회로(61)로부터 입력되는 어드레스를 제3 멀티플렉서 MUX3에 의해 선택한다.
⑷ 외부로부터 입력되는 데이터 또는 상기 테스트계 회로(61)로부터 입력되는 데이터를 제4 멀티플렉서 MUX4에 의해 선택한다.
상기 메모리 코어 입력 회로(114a)는 다음의 기능을 갖는다.
⑴ 제1 멀티플렉서 MUX1에 의해 선택된 클럭을 클럭 버퍼(Clock Buffer: 631)를 통해 클럭 발생 회로(632)에 입력하고, 이 클럭 발생 회로(Clock Generator: 632)로부터 출력되는 클럭 CL을 후술하는 소요의 회로에 공급한다.
⑵ 제2 멀티플렉서 MUX2에 의해 선택된 커맨드를 커맨드 디코더(Command Decoder: 633)로 디코드하고, 이것을 클럭 CL에 의해 커맨드 래치 회로(634)에서 래치한 후, 메모리 코어 기능 블록(12)에 입력한다.
⑶ 제3 멀티플렉서 MUX3에 의해 선택된 어드레스를 상기 커맨드 디코더(633)의 디코드 결과에 따라서 로우 어드레스 디코더(Row Address Decoder: 638) 또는 컬럼 어드레스 디코더(Column address Decoder: 635)로 디코드하고, 이 디코드 출력을 클럭 CL에 의해 어드레스 래치(Address Latch) 회로(636)에서 래치한 후, 메모리 코어 기능 블록(12)에 입력한다.
⑷ 제4 멀티플렉서 MUX4에 의해 선택된 데이터를 클럭 CL에 의해 데이터 래치(Data Latch) 회로(637)에서 래치한 후, 메모리 코어 기능 블록(12)에 입력한다.
메모리 코어 출력 회로(114b)는 다음의 기능을 갖는다.
메모리 코어 기능 블록(12)로부터 출력되는 클럭은 클럭 CL에 동기하여 리드/레이턴시 제어(Read Latency Control) 회로(641)에 입력된다. 메모리 코어 기능 블록(12)으로부터 출력하는 데이터(Output Data)는 상기 제어 회로(641)의 출력에 동기하여 리드/레이턴시 FIFO(First In First Out)(642)에 입력한다. 이 FIFO(642)로부터 출력되는 예를 들면 128비트의 데이터를 외부로 출력(Output Data)함과 함께, 테스트 데이터 래치 회로(Test Data Latch) 회로(643)에서 래치한 후, 테스트계 회로(61)의 데이터 압축(Data Compression) 회로(618)에 입력한다.
도 7은 도 6에 도시한 구성 기억 블록(115), 구성 제어 블록(116)의 각각 일부를 취하여, 도 2에 도시한 메모리 코어 기능 블록(12)의 로우 어드레스 디코더의 일부와 함께 도시한 회로도이다.
여기서는, 구성 기억 블록(115)에 기억되어 있는 어드레스 마스크 신호 중 3비트의 뱅크 어드레스 BNKMSK<2:0>에 대응하는 부분을 취하고, 뱅크 어드레스 마스크 신호 BNKMSK<2>가 "0"=GND, BNKMSK<1>이 "0"=GND, BNKMSK<0>이 "1"=VCC인 경우를 도시하고 있다.
구성 제어 블록(116)은, 상기 뱅크 어드레스 마스크 신호 BNKMSK<2:0>에 대응하여 3개의 2입력인 NOR 회로(71∼73)가 설치되어 있으며, 상기 테스트 회로, 커맨드 디코더부 및 어드레스 디코더부(61)에 의해 제어 가능하게 구성되어 있다.즉, NOR 회로(71∼73)의 각 한쪽의 입력단에 뱅크 어드레스 마스크 신호 BNKMSK<2:0>가 입력되고, 각 다른 쪽의 입력단에 테스트 회로(111)로부터 제어 신호로서 마스크 디스에이블/인에이블(MSKDISENB) 신호가 입력된다. 이 경우, 마스크 인에이블 시에는 MSKDISENB 신호가 "L"=GND, 마스크 디스에이블 시에는 MSKDISENB 신호가 "H"=VCC로 된다. 그리고, 상기 NOR 회로(71∼73)의 각 출력은 대응하여 인버터 회로(74∼76)에 의해 반전되어 출력된다.
메모리 코어 기능 블록(12)의 로우 어드레스 디코더에서는, 상기 뱅크 어드레스 BNKMSK<2:0>에 대응하여 3개의 2입력인 NAND 회로(77∼79)가 설치되어 있다. 이 NAND 회로(77∼79)의 각 한쪽의 입력단에, 상기 구성 제어 블록(116)의 인버터 회로(74∼76)의 출력이 대응하여 입력되고, 각 다른 쪽의 입력단에 뱅크 어드레스 BNKADD<2:0>이 입력된다.
그런데, 도 6에 도시한 인터페이스 기능 블록(11)은 상위 개념(generic concept)으로 회로 설계되어 있기 때문에, 내포되는 각 기능 블록은 영역적으로 분리되어 있는지의 여부에 상관없이, 즉 혼재되어 있어도 된다. 이와 같이 상위 개념으로부터 논리 합성에 의해 만들어지는 인터페이스 기능 블록(11)의 회로도에 기초하여, 구성 기억 블록(115) 이외의 랜덤 로직을 설계한다.
랜덤 로직 설계를 행하는 경우에는, 사전에 자동 배치 배선 영역을 결정하지 않으면 안되어, 반드시 직선으로 구획될 영역을 결정하는 것이 필요하게 된다. 그 것을 위해서는, 인터페이스 기능 블록(11)은 구형 패턴 등, 직각만으로 구성되는 다각형 패턴을 필수로 하여, 메모리 코어 기능 블록(12)도 그와 같은 패턴으로 형성되지 않으면 안 된다. 여기서, 직각만으로 구성되는 다각형 패턴이란, 예를 들면 도 8a 내지 도 8h에 도시한 바와 같은 다양한 패턴의 전부를 가리킨다.
도 8a 내지 도 8h는 도 1에 도시한 메모리 매크로 기능 블록(10)의 전체 영역의 다양한 패턴예를 나타낸다. 여기서, 참조 번호(81)는 인터페이스 기능 블록(11)의 패턴 영역, 참조 번호(82)는 메모리 코어 기능 블록(12)의 패턴 영역, 참조 번호(83)는 예를 들면 전원선 및 접지선의 배선 영역이다.
도 8a 내지 도 8h에 도시한 인터페이스 기능 블록(11)의 패턴 영역(81)과 메모리 코어 기능 블록(12)의 패턴 영역(82)을 마름모꼴의 패턴 영역(83a)에 의해 경사지게 접속하고 있는 예의 경우에도, 메모리 매크로 기능 블록(1) 전체의 패턴 영역으로서는 구형을 사용하기 때문에, 상기 마름모꼴의 패턴 영역(83a)도 점선으로 도시한 바와 같이 구형으로 간주된다.
이상 설명한 바와 같이, 인터페이스 기능 블록(11)의 랜덤 로직을 설계할 때, RTL 설계를 이용하고 있으므로, 예를 들면 저소비 전력으로 저속 동작용의 인터페이스 기능 블록을 만들 때나, 고속 동작용의 인터페이스 기능 블록을 만들 때에도, 논리 합성을 수정하고, 자동 배치 배선을 행함으로써 용이하게 실현 가능하다.
또한, 도 4a 및 도 4b를 참조하여 상술한 바와 같이, 구성 기억 블록(115)에 있어서 어드레스 마스크 신호에 대응하여 컨택트를 사용하여 전원선에 접속하는 처리는, 컨택트 패턴을 제너레이터로 발생시키거나, 또는, 컨택트 패턴을 직접 손으로 써 놓음으로써 실현할 수 있다.
여기서, RTL 설계에 의한 패턴의 외관적인 특징에 대하여 설명한다. 종래의 직접 손으로 쓴 설계 수법에서는, 도 9a에 도시한 바와 같이, 회로 유닛(91∼95)을 설계 영역(90)에 스트라이프 형상으로 배열해 가지만, 스트라이프의 폭은 일정하지 않았다.
이것에 대하여, RTL 설계에서는, 도 9b에 도시한 바와 같이, 회로 유닛(91∼95)이, 폭 w가 대체로 일정한 스트라이프 형상의 자동 설계 영역에 형성된다. 각 스트라이프의 경계에는, 예를 들면 전원선(96)이 배치된다.
상기한 이외에, 직접 손으로 한 설계에서는 주기성을 갖고 설계되는 경우가 많지만, RTL 설계는 랜덤 로직 설계이기 때문에 주기성이 거의 없다. 또한, RTL 설계에서는 x 방향 배선층과 y 방향 배선층을 각각 전용화하고 있지만, 직접 손으로 한 설계에서는 그와 같은 제약이 없기 때문에, x 방향과 y 방향을 동일한 배선층에 설치하는 경우도 있다.
<제2 실시예>
메모리 매크로 기능 블록(10)에서, 그 내부의 메모리 코어 기능 블록(12)은, 리프레시 동작을 반드시 필요로 하는 DRAM으로 구성되어도, 리프레시 동작이 불필요한 SRAM으로 구성되어도 상관없다.
메모리 코어 기능 블록(12)이 DRAM 메모리 코어 기능 블록인 경우에는, 예를 들면 도 5의 (a) 내지 도 5의 (d)를 참조하여 상술한 바와 같이, 로우 어드레스에 의해서 선택되는 워드선과 컬럼 어드레스에 의해서 선택되는 비트선을 임의의 길이로 설정하는 것이 가능하다.
그러나, 메모리 코어 기능 블록(12)으로서 보다 고속 동작이 필요해져서, 예를 들면 DRAM 메모리 코어 기능 블록으로부터 고속 SRAM 메모리 기능 블록으로 변경하는 경우, 커맨드 구성과 어드레스 구성이 변화되므로, 메모리 매크로 기능 블록(10) 내에서 인터페이스 기능 블록(11)이 영역적으로 분리되어 있지 않을 (즉 혼재되어 있을) 때에는 인터페이스 기능 블록(11) 자체를 재설계해야 한다.
인터페이스 기능 블록(11) 자체의 재설계를 피하기 위해서는, DRAM과 SRAM 양쪽의 구성을 고려한 인터페이스 기능 블록을 만들어 놓으면 된다. 즉, DRAM과 SRAM 양쪽의 구성을 구성 기억 블록(115)에 사전에 기억시켜 두고, 구성 제어 블록(116)에 의해 인터페이스 기능 블록(11)의 구성이 결정되도록 해 두면 된다.
이와 같이 하면, 메모리 매크로 기능 블록(10)을 SRAM 메모리 기능 매크로로서 사용하는 경우, 메모리 코어 기능 블록(12)은 DRAM 메모리 코어 기능 블록이어도 상관없다.
그 경우, 인터페이스 기능 블록(11)은, DRAM 특유의 동작인 리프레시 동작을 자동적으로 행하는 회로 블록, 즉 메모리 매크로 기능 블록의 외부로부터 리프레시 컨트롤 신호를 수신하지 않고, 내부에서 자동적으로 리프레시 컨트롤 신호를 발생시키는 회로 블록을 실장해 두면 되는 것이다.
<제3 실시예>
메모리 코어 기능 블록(12)은, 클럭 신호와 동기로 동작하는 동기형의 메모리 코어 기능 블록(예를 들면 동기형 DRAM)이거나, 클럭 신호와는 비동기로 동작하는 비동기형의 메모리 코어 기능 블록이어도 된다.
도 10은 제3 실시예에 따른 비동기형의 메모리 코어 기능 블록(102) 및 클럭에 동기하여 동작하는 인터페이스 기능 블록(101)을 갖는 메모리 매크로 기능 블록(100)의 일례를 나타내는 레이아웃도이다.
이와 같이 비동기형의 메모리 코어 기능 블록(102)을 갖는 메모리 매크로 기능 블록(100)에서는, 인터페이스 기능 블록(101)은 테스트 회로(111), 커맨드 디코더부(112), 어드레스 디코더부(113), 메모리 코어 입출력 회로(114), 구성 기억 블록(115), 구성 제어 블록(116) 외에, 이들을 제어하기 위해서 메모리 매크로 기능 블록(100) 외의 논리 회로로부터 입력되는 클럭 신호를 버퍼링하는 클럭 버퍼(117)를 구비하고, 상기 클럭 신호에 동기하여 메모리 코어 기능 블록(102)으로 입출력하는 기능을 갖는다.
이 경우, 상기 메모리 코어 기능 블록(102)의 메모리 용량이나 코어의 구성(어드레스 구성, 커맨드 구성, 입출력 구성)을 기억하는 구성 기억 블록(115)은 메모리 코어 기능 블록(102)의 타이밍 정보를 기억하는 기능을 더 갖는다.
또한, 상기 구성 제어 블록(116)은, 어드레스 신호의 제어 기능, 커맨드 신호의 제어 기능, 입출력의 제어 기능 외에, 메모리 코어 기능 블록(102)의 동작의 타이밍 조정(제어)을 행하기 위한 기능을 갖는다.
<제4 실시예>
메모리 코어 기능 블록(12)으로서 DRAM을 이용하는 경우, DRAM 코어의 구성을 바꾸지 않고, 로우 계통의 테스트 시에만 워드선의 활성화율을 높임으로써 테스트 시간을 대폭 단축화하도록 하여도 된다.
이 경우, 상기 DRAM은, DRAM 셀이 행렬 형상으로 배치된 메모리 셀 어레이와, 메모리 셀 어레이 내의 각각 동일 행의 메모리 셀에 공통으로 접속된 복수개의 워드선과, 메모리 셀 어레이 내의 각각 동일 열의 메모리 셀에 공통으로 접속된 복수개의 비트선과, 어드레스 신호 내의 소정의 복수 비트의 내용에 따라서 메모리 셀 어레이를 복수개로 분할하여 선택하는 블록 선택 신호를 출력하는 블록 선택 회로를 구비한다.
메모리 셀 어레이가 복수개로 분할된 블록이란, 예를 들면 도 5의 (a) 내지 도 5의 (d)의 메모리 셀 어레이 영역(51)을 가리킨다. 또한, 블록 선택 회로는 도 2 및 도 10의 어드레스 디코더(113)에 포함할 수 있다. 또는, 복수개의 블록 선택 회로를 설치하여 분산 배치시켜도 된다.
또한, 테스트 회로(111)에는, 메모리셀 어레이의 로우 계통의 회로의 테스트 시에, 블록 선택 회로(113)로부터 출력하는 블록 선택 신호를, 메모리 셀 어레이의 모든 블록에 대하여 활성화 상태가 되도록 제어하는 기능을 갖게 한다. 또는, DRAM 코어 내의 메모리 셀 어레이의 블록 중 적어도 하나를 동시에 선택(활성화) 하여 복수개의 워드선을 동시에 선택(활성화)하는 기능을 갖게 하도록 하여도 된다.
상기한 바와 같이 본 실시예의 메모리 매크로 기능 블록 혼재 LSI에 따르면, 구성 기억 블록 및 구성 제어 블록을 가짐으로써, 메모리 매크로 기능 블록의 구성의 변형에 용이하게 대응할 수 있다.
또한, 구성 기억 블록에 메모리 코어 기능 블록의 타이밍 정보를 기억시켜둠으로써, 메모리 코어 기능 블록의 비트 용량이 물리적으로 변화되어도 용이하게 대응할 수 있다.
또한, 구성 기억 블록과 구성 제어 블록을 인터페이스 기능 블록이 갖게 함으로써, 메모리 코어 기능 블록의 종류(DRAM, SRAM 등)에 상관없이, 메모리 매크로 기능 블록을 하나의 블록으로 구성할 수 있다.
또한, 메모리 코어 기능 블록에는 메모리 동작에 필요 최저한의 기능을 갖게 하고, 인터페이스 기능 블록에는 메모리 동작을 제어하며, 또한, 메모리 매크로 기능 블록과 외부에서 신호를 수수하기 위한 필요 최저한의 기능을 갖게 하도록 분할함으로써, 메모리 매크로 기능 블록으로서 SDRAM 타입의 매크로를 필요로 하는 경우와 SRAM 타입의 매크로를 필요로 하는 경우의 쌍방에 용이하게 대응할 수 있다.
본 발명에 따르면, 메모리 매크로 기능 블록이 혼재되고, 그 커맨드 구성, 어드레스 구성, 입출력 구성 등의 변경에 대하여 설계 변경 없이 용이하게 대응할 수 있는 반도체 집적 회로의 실현이 가능하다.
Claims (19)
- 데이터의 기입 및 판독이 가능한 기능을 갖는 메모리 매크로 기능 블록과,상기 메모리 매크로 기능 블록과는 다른 기능을 갖는 주변 회로를 구비하고,상기 메모리 매크로 기능 블록은,데이터의 기입 및 판독이 가능한 메모리 코어 기능 블록 -상기 메모리 코어 기능 블록은, 메모리 셀 어레이 위에 구성된 복수개의 비트 셀의 각 어드레스를 디코드하여 비트셀 데이터를 기입 및 판독함- 과,상기 메모리 코어 기능 블록과 영역적으로 분리되고, 상기 주변 회로와의 사이에서 데이터의 수수를 행하는 인터페이스 기능 블록을 갖고,상기 인터페이스 기능 블록은,상기 메모리 코어 기능 블록의 기능 테스트를 제어하는 테스트 회로와,상기 메모리 코어 기능 블록의 상기 기능 테스트용의 입력 커맨드를 디코드하는 커맨드 디코더부와,상기 메모리 코어 기능 블록의 상기 기능 테스트용의 입력 어드레스를 디코드하는 어드레스 디코더부와,상기 메모리 코어 기능 블록에 상기 커맨드 및 상기 어드레스를 입력하고, 상기 메모리 코어 기능 블록과의 사이에서 데이터의 수수를 행하는 메모리 코어 입출력 회로와,상기 메모리 코어 기능 블록의 메모리 용량이나 커맨드 구성, 어드레스 구성, 입출력 구성을 포함하는 메모리 코어의 구성(configuration)의 데이터를 기억하고 있는 구성 기억 블록과,상기 구성 기억 블록의 기억 정보에 기초하여 상기 메모리 코어 기능 블록의 데이터 패스(data path) 및 어드레스 패스(address path)를 제어하여, 상기 메모리 코어 기능 블록을 원하는 구성으로 제어하는 구성 제어 블록을 포함하는 반도체 집적 회로.
- 제1항에 있어서,상기 메모리 코어 기능 블록은 클럭 신호와는 비동기로 동작하고,상기 인터페이스 기능 블록은 상기 클럭 신호를 버퍼링하는 클럭 버퍼를 더 구비하여, 상기 클럭 버퍼로부터 공급되는 상기 클럭 신호에 동기하여 상기 메모리 코어 기능 블록과의 사이에서 데이터를 입출력하는 기능을 갖고,상기 구성 기억 블록은 상기 메모리 코어 기능 블록의 동작의 타이밍 조정을 행하기 위한 기능을 갖는 반도체 집적 회로.
- 제1항에 있어서,상기 인터페이스 기능 블록은 상기 레이아웃이 구형 패턴인 반도체 집적 회로.
- 제1항에 있어서,상기 메모리 매크로 기능 블록은 각 레이아웃이 실질적으로 직각만으로 구성된 다각형 패턴인 복수개의 회로 유닛을 포함하는 반도체 집적 회로.
- 제1항에 있어서,상기 구성 기억 블록은 프로그램 가능한 복수개의 소자를 포함하는 반도체 집적 회로.
- 제5항에 있어서,상기 구성 기억 블록은 상층과 하층의 메탈 배선층과, 상기 배선층을 접속하는 복수개의 컨택트를 포함하는 반도체 집적 회로.
- 제1항에 있어서,상기 구성 기억 블록은 상기 메모리 코어 기능 블록의 커맨드 구성, 어드레스 구성, 입출력 구성 각각의 기억 기능을 갖는 반도체 집적 회로.
- 제7항에 있어서,상기 구성 기억 블록은 상기 메모리 코어 기능 블록의 타이밍 정보의 기억 기능을 더 포함하는 반도체 집적 회로.
- 제1항에 있어서,상기 구성 제어 블록은 상기 커맨드 구성, 상기 어드레스 구성, 상기 입출력 구성 각각의 제어 기능을 포함하는 반도체 집적 회로.
- 제9항에 있어서,상기 구성 제어 블록의 제어 기능은 상기 테스트 회로에 의해 제어되는 반도체 집적 회로.
- 제1항에 있어서,상기 인터페이스 기능 블록은 상호 인접하여 실질적으로 일정한 폭을 갖는 복수개의 스트라이프 형상의 배선 영역에 형성된 복수개의 구성 회로 유닛을 포함하는 반도체 집적 회로.
- 제11항에 있어서,상기 복수개의 배선 영역 사이에 형성된 전원선을 포함하는 반도체 집적 회로.
- 제11항에 기재된 상기 인터페이스 기능 블록의 회로는,레지스터 트랜스퍼 레벨의 언어에 의해 기술되고, 논리 합성되어 구성되는반도체 집적 회로.
- 제1항에 있어서,상기 메모리 코어 기능 블록은, DRAM을 포함하는 반도체 집적 회로.
- 제14항에 있어서,상기 DRAM은, 로우 어드레스에 의해서 선택되는 워드선과 컬럼 어드레스에 의해서 선택되는 비트선을 갖고, 상기 인터페이스 기능 블록은 임의의 길이의 상기 워드선 또는 비트선에 대응 가능하게 되어 있는 반도체 집적 회로.
- 제14항에 있어서,상기 인터페이스 기능 블록은 상기 메모리 매크로 기능 블록의 외부로부터 리프레시 컨트롤 신호를 수신하지 않고, 내부에서 자동적으로 리프레시 컨트롤 신호를 발생시키는 반도체 집적 회로.
- 제14항에 있어서,복수개의 DRAM 셀이 행렬 형상(rows and columns)으로 배치된 메모리 셀 어레이와,상기 메모리 셀 어레이 내의 동일 행의 상기 복수개의 DRAM 셀에 공통으로 접속된 복수개의 워드선과,상기 메모리 셀 어레이 내의 동일 열의 상기 복수개의 DRAM 셀에 공통으로 접속된 복수개의 비트선과,상기 어드레스 디코더에 포함되고, 어드레스 신호의 내의 소정의 복수 비트의 데이터에 대응하여 상기 메모리 셀 어레이를 복수개의 블록으로 분할하여 적어도 그 하나를 선택하는 블록 선택 신호를 출력하는 블록 선택 회로를 포함하는 반도체 집적 회로.
- 제17항에 있어서,상기 테스트 회로는 상기 메모리 셀의 로우 계통 회로의 테스트 시에, 상기 블록 선택 회로로부터 출력하는 상기 블록 선택 신호를, 상기 복수개의 블록의 전체에 대응하여 활성화시키는 반도체 집적 회로.
- 제17항에 있어서,상기 테스트 회로는 상기 메모리 셀의 로우 계통 회로의 테스트 시에, 상기 블록 선택 회로로부터 출력하는 상기 블록 선택 신호를, 상기 복수개의 블록 중 적어도 하나에 대응하여 활성화시키는 반도체 집적 회로.
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