KR20020083034A - 반도체 소자의 층간막 평탄화 구조의 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 층간막 평탄화 구조 형성 방법에 관한 것으로, 층간막의 막특성을 향상시키기 위하여, 금속 패턴과 금속 패턴 사이의 갭에 충진되는 층간막을 무기 절연 물질로 형성한다. 본 발명에 따른 반도체 소자의 층간막 평탄화 구조를 설명하기 위하여, 콘택 또는 비아를 포함하는 반도체 기판 상부에 상기 콘택 또는 비아에 접속되는 다수개의 금속 패턴을 형성하고, 금속 패턴을 포함하는 반도체 기판 상부에 절연막을 증착한다. 이어, 절연막을 에치백하여 금속 패턴 측벽에 스페이서를 형성한 후, 스페이서 및 금속 패턴을 포함하는 반도체 기판 상부에 층간막을 증착하고 평탄화한다.

Description

반도체 소자의 층간막 평탄화 구조의 형성 방법 {FORMING METHOD OF INTERLAYER FLAT STRUCTURE IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 층간막 평탄화 구조 형성 방법에 관한 것이다.

반도체 소자의 제조 공정에서 반도체 기판 위에 한 층만의 배선을 형성하는 경우에는 배선 패턴 설계상의 자유도가 작아 실질적인 배선이 길어짐으로써 웨이퍼 내 반도체 소자의 레이아웃에도 큰 제약이 가해진다.

이에 반해, 금속 배선을 다층화하면 아주 효율이 높은 설계가 가능하다. 즉, 반도체 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 반도체 소자가 레이아웃되기 때문에 집적도 및 밀도가 향상되어 반도체 칩 사이즈를 축소할 수 있다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고 할 수 있게 된다.

이러한 금속 배선의 다층화에서는 금속 배선층과 금속 배선층 사이의 전기적절연을 위한 층간 절연막 표면의 요곡이 심해짐에 따라 표면에서의 배선의 오픈이나 쇼트 등이 발생하게 되는 데, 이를 방지하기 위하여 층간 절연막을 평탄화하고 있다.

층간 절연막의 평탄화를 위하여 금속 배선층 형성을 위한 금속 박막 패턴이 형성된 하부 박막 상부에 TEOS(tetraethylorthosilicate)를 이용하여 평탄화 정도가 양호한 산화막을 형성하여 층간 절연막을 형성하고 있다.

이 경우, 콘택(contact)이 형성된 하부 절연막 상부에 금속 박막을 증착하고 패터닝(patterning)하여 금속 배선층을 형성한 후, 금속 박막 패턴을 포함한 하부 절연막 상부에 TEOS를 이용하여 산화막을 증착한다. 이 때, TEOS는 후술되는 SOG 또는, USG에 의한 금속 패턴의 손상을 방지하기 위하여 형성된다.

그리고, 금속 박막 패턴에 의한 지역적인 단차를 최소화하기 위하여 각 금속 박막 패턴 사이의 갭(gap)에 SOG(spin on glass), USG(un-doped silicate glass) 등을 충진한다. 이어, 하부 절연막 상부 전면에 재차 TEOS에 의해 산화막을 증착하고 화학 기계적 연마 공정(chemical mechanical polishing)에 의해 평탄화함으로써 층간 절연막을 완성한다.

이와 같이, 금속 패턴간 부분의 지역적인 평탄화를 위하여 수분 함량이 높은 SOG, USG 등을 각 금속 박막 패턴 사이 갭에 충진하는 공정을 진행한다. 그러나, 이러한 기술은 후속 접촉 구멍의 식각 후 베리어 메탈(barrier metal)을 증착하는 공정에서 SOG, USG 등에서 발생하는 수분 등에 의해 베리어 메탈이 제대로 증착되지 않거나 수분에 대한 부식 등에 의해 접촉 저항이 높게 되거나, 구형 미립자가생기는 등의 SOG막 또는, USG막의 막불량을 유발한다.

본 발명은 층간막의 막특성이 향상되는 반도체 소자의 층간막 평탄화 구조 형성 방법을 제공하고자 한다.

도 1a부터 도 1d는 본 발명의 실시예에 따른 반도체 소자의 층간막 평탄화 구조를 형성하기 위한 공정도이다.

이러한 기술적 과제를 해결하기 위하여, 본 발명에서는 금속 패턴과 금속 패턴 사이의 갭에 충진되는 층간막을 무기 절연 물질로 형성한다.

상세하게, 본 발명에 따른 반도체 소자의 층간막 평탄화 구조를 형성하기 위하여, 콘택 또는 비아를 포함하는 반도체 기판 상부에 상기 콘택 또는 비아에 접속되는 다수개의 금속 패턴을 형성하고, 금속 패턴을 포함하는 반도체 기판 상부에 절연막을 증착한다. 이어, 절연막을 에치백하여 금속 패턴 측벽에 스페이서를 형성한 후, 스페이서 및 금속 패턴을 포함하는 반도체 기판 상부에 층간막을 증착하고 평탄화한다.

여기서, 절연막의 증착은 금속 패턴 사이의 최소 간격 갭을 채우도록 하는 것이 바람직하다. 이 때, 절연막은 산화막 또는, 질화막으로 형성할 수 있고, 절연막의 에치백은 금속 패턴의 상단이 드러날 때를 에치백의 정지점으로 설정할 수 있다. 또한, 절연막을 에치백하는 과정에서, 절연막이 금속 패턴과 평탄화가 되는 정도로 식각되도록 에치백 시간을 설정할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 1a부터 도 1d는 본 발명의 실시예에 따른 반도체 소자의 층간막 평탄화구조를 형성하기 위한 공정도이다.

우선, 도 1a에 도시한 바와 같이, 반도체 소자(11)가 형성된 반도체 기판(10)에 BPSG(borophosphosilicate glass) 등을 사용하여 평탄화된 제1 절연막(12)을 형성한다. 이어, 제1 절연막(12)을 선택적으로 제거한 후, 제거된 부분에 반도체 기판(10)의 소자 전극과 이후에 설명될 금속 패턴을 전기적으로 접속하기 위한 접촉 패턴(13)을 형성한다.

다음, 도 1b에 도시한 바와 같이, 접촉 패턴(13) 및 절연막(12) 상부 전면에 금속 배선층 형성을 위한 금속 박막을 형성하고, 패터닝하여 회로 형성을 위한 금속 패턴(15)을 형성한다. 금속 패턴(15)은 하부에 위치하는 반도체 소자(11)와 전기적으로 연결된다.

이어, 금속 패턴(15)을 포함하는 기판 전면에 산화막 또는 질화막과 같은 제2 절연막(16)을 형성한다. 이 때, 제2 절연막(16)의 두께는 금속 패턴(15)과 금속 패턴(15) 사이의 간격(이하, 금속 패턴간 간격)이 가장 작은 부분은 완전히 메워질 정도로 산화막 또는 질화막을 증착하여 설정하는 것이 바람직하다.

설명의 편의를 위하여, 금속 패턴간 부분을 각각 제1, 제2 및 제3 금속 패턴간 부분(51, 52, 53)이라 각각 지칭할 때, 제3 금속 패턴간 부분(53)이 나머지 제1 및 제2 금속 패턴간 부분(51, 52)보다 금속 패턴간 간격이 작다고 하면, 제2 절연막(16)은 제3 금속 패턴간 부분(53)을 충분히 채울 수 있는 정도의 두께로 형성하는 것이 바람직하다.

다음, 도 1c에 도시한 바와 같이, 제2 절연막(16)을 에치백한다. 이 때,제2 절연막의 에치백의 에치 정지점은 금속 패턴(15)의 상단에서 식각정지점을 검출(detect)하면서 정하거나, 제2 절연막의 두께를 감안하여 금속 패턴(15) 상부에서 에치가 정지되도록 식각 시간을 정하여 설정할 수 있다.

이 과정에서, 금속 패턴간 간격이 가장 좁은 제3 금속 패턴간 부분(53)에는 제2 절연막(16)이 채워져서 금속 패턴(15)과 평평한 상단을 유지하게 되며, 금속 패턴간 간격이 가장 넓은 제1 및 제2 금속 패턴간 부분(51, 52)에는 양쪽 금속 패턴에 제2 절연막의 일부가 남아 측벽 스페이서가 된다.

여기서, 제2 절연막은 산화막 또는 질화막과 같은 무기 절연막으로 형성하는 것이 바람직하다. 이와 같이 본 발명에서는, 무기 절연막으로 금속 패턴 측벽에 스페이서를 형성하여 금속 패턴간 부분을 지역적 평탄화하고 후속 공정에서 층간 절연막을 형성하기 때문에, 무기 절연막이 아닌 수분 함량이 높은 SOG막 또는, USG막을 사용함으로써 야기되는 막불량 및 접촉 불량을 방지할 수 있다. 또한, 본 발명에서는, 금속 패턴(15)을 형성한 후에, 금속 패턴간 부분(51, 52, 53)에 형성되는 절연막(16, 17)을 SOG 또는, USG로 형성하지 않기 때문에 SOG 또는, USG로 야기되는 금속 패턴의 손상을 방지하기 위한 TEOS 형성 공정을 생략할 수 있어서, 공정을 단순화할 수 있다.

다음, 도 1d에 도시한 바와 같이, 측벽 스페이서를 포함한 금속 패턴(15) 및 제2 절연막(16)의 상부 전면에 TEOS를 사용하여 산화막(19)을 형성하고, 화학 기계적 연마 공정(chemical mechanical polishing)에 의해 평탄화한다.

이후, 평탄화된 산화막(19)에 금속 패턴(15)을 드러내는 홀(20)을 형성하고,이 홀(20)에 금속 패턴(15)과 이후에 형성될 또 다른 금속 패턴(도면 미표시)을 연결하는 접촉 패턴(도면 미표시)을 형성하는 등의 후속 공정을 진행한다.

상술한 바와 같이, 본 발명에서는 금속 패턴의 측벽에 무기 절연 물질로 스페이서를 형성하여 지역적 평탄화함으로써, 수분 함량이 높은 SOG막 또는, USG막을 사용하는 종래 기술과 비교하여, 후속막의 증착 불량 및 비아 저항을 감소시킬 수 있으며, 금속 패턴간 부분을 채우는 층간막의 막특성을 향상시킬 수 있다. 또한, 금속 패턴을 형성한 후에, 금속 패턴간 부분에 형성되는 절연막을 SOG 또는, USG로 형성하지 않기 때문에 SOG 또는, USG로 야기되는 금속 패턴의 손상을 방지하기 위한 TEOS 형성 공정을 생략할 수 있어서, 공정을 단순화할 수 있다.

Claims (5)

1. 콘택 또는 비아를 포함하는 반도체 기판 상부에 상기 콘택 또는 비아에 접속되는 다수개의 금속 패턴을 형성하는 단계,

   상기 금속 패턴을 포함하는 반도체 기판 상부에 절연막을 증착하는 다나계,

   상기 절연막을 에치백하여 상기 금속 패턴 측벽에 스페이서를 형성하는 단계.

   상기 스페이서 및 금속 패턴을 포함하는 반도체 기판 상부에 층간막을 증착하고 평탄화하는 단계

   를 포함하는 반도체 소자의 층간막 평탄화 구조의 형성 방법.
2. 제1항에서,

   상기 절연막의 증착은 상기 금속 패턴 사이의 최소 간격 갭을 채우도록 하는 반도체 소자의 층간막 평탄화 구조의 형성 방법.
3. 제1항 또는, 제2항에서,

   상기 절연막은 산화막 또는, 질화막으로 형성하는 반도체 소자간 층간막 평탄화 구조의 형성 방법.
4. 제3항에서,

   상기 절연막의 에치백은 상기 금속 패턴의 상단이 드러날 때를 에치백의 정지점으로 설정하는 반도체 소자간 층간막 평탄화 구조의 형성 방법.
5. 제3항에서,

   상기 절연막을 에치백하는 과정에서, 상기 절연막이 상기 금속 패턴과 평탄화가 되는 정도로 식각되도록 에치백 시간을 설정하여 반도체 소자간 층간막 평탄화 구조의 형성 방법.