KR0168164B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법이 개시된다.
다수의 금속배선이 형성된 기판상에 HDP 산화막과 SOG막을 순차적으로 형성한 후, SOG막이 완전히 제거되는 시점까지 블랭켓 식각공정을 실시하여 표면 평탄화를 이룬 금속층간 절연막을 형성한다.
따라서, 본 발명은 단순한 공정에 의한 금속층간 절연막의 평탄화로 생산단가를 줄일 수 있고, SOG막으로 인한 문제점을 근본적으로 해결하여 소자의 신뢰성을 향상시킬 수 있다.
Description
제1도는 종래 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
제2a 및 2b도는 종래 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
제3a 내지 3c도는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 하부층
23a, 23b, 23c : 금속배선 24 : 금속층간 절연막
24a : HDP 산화막 24b : SOG 막
25 : 비아홀
a : 셀 지역 b : 주변회로 지역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다층 금속 배선구조에서 금속층간 절연막의 평탄화를 용이하게 이룰 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 금속배선은 다층 구조로 이루어지고 있으며, 이들 다층 금속배선간을 절연시키는 금속층간 절연막으로는 SOG(Spin On Glass)가 많이 사용되고 있다.
제1도는 금속층간 절연막의 평탄화를 위해 SOG를 사용한 종래 제1실시예를 도시한 소자의 단면도이다. 일반적인 공정에 따라 실리콘 기판(1)상에 예정된 단위셀(도시않음)이 형성된다. 단위셀을 포함한 실리콘 기판(1)상부에 하부층(2)이 형성되는데, 이 하부층(2)은 외부요인으로부터 단위셀을 보호하기 위하여, 플로우(flow)특성이 우수한 BPSG(Born Phosphorous Silicate Glass)등과 같은 절연물로 형성된다. 하부층(2)은 셀지역(a)과 주변회로 지역(b)사이에서 토플러지(topology)가 심화된다. 하부층(2)상에 다수의 금속배선(3a, 3b 및 3c)이 형성된다. 이들 금속배선(3a, 3b 및 3c)의 상부쪽에 형성될 다른 금속배선(도시않음)과 전기적으로 절연하기 위하여, 금속층간 절연막(4)이 금속배선들(3a, 3b 및 3c)을 포함한 하부층(2)상에 형성된다. 금속층간 절연막(4)은 제1절연막(4a), 제2절연막(4b) 및 제3절연막(4c)을 순차적으로 형성하여 3층 구조로 이루어진다. 제1절연막(4a)은 TEOS를 얇게 증착하여 형성되고, 제2절연막(4b)은 금속층간 절연막(4)의 표면 평탄화를 개선시키기 위해 SOG를 도포하여 형성되며, 제3절연막(4c)은 TEOS를 두껍게 증착하여 형성된다. SOG 막(4b)은 고도(高度)가 높은 지역인 셀 지역(a)에서는 금속배선들(3a 및 3b)사이에 형성되고, 고도가 낮은 지역인 주변회로 지역(b)에서는 금속배선(3c)상부쪽을 포함한 전체구조상에 형성되어 표면 평탄화를 이루게 한다. 금속콘택공정을 통해 금속층간 절연막(4)의 일정부분을 시작함에 의해 주변회로 지역(b)에 형성된 금속배선(3c)의 일부분이 노출되는 비아홀(5)이 형성된다. 비아홀(5)의 측벽에는 SOG막(4b)이 일부 노출되는데, SOG막(4b)은 물성(物性)상 수분이 다량 함유되어 있기 때문에 이후 진행되는 공정동안 비아홀(5)부분으로부터 수분이 유출되어 반도체 소자의 신뢰성을 저하시키는 문제가 있다.
비아홀(5)의 측벽에 SOG막(4b)이 노출되는 것을 방지하기 위한 방법으로 SOG막(4b)을 형성한후, 주변회로 지역(b)의 금속배선(3c)상부의 SOG막(4b)이 제거될 때까지 에치백(etch back)공정을 실시한다. 이 방법은 비아홀(5)에서 SOG막(4b)이 노출되는 것을 방지하여 상기한 문제점을 해결할 수 있지만, 공정수가 많아짐에 따라 생산단가가 높아지고, 양호한 표면 평탄화를 이룰 수 없는 문제가 있다.
제2a 및 2b 도는 SOG를 사용하지 않고 금속층간 절연막을 평탄화 하는 종래 제2실시예를 도시한 소자의 단면도이다. 전술한 제1실시예와 마찬가지로 일반적인 공정에 따라 실리콘 기판(11)상에 사부층(12)이 형성되고, 하부층(12)상에 다수의 금속배선(13a, 13b 및 13c)이 형성된다. 이들 금속배선(13a, 13b 및 13c)의 상부쪽에 형성될 다른 금속배선(도시않음)과 전기적으로 절연하기 위하여, 금속층간 절연막(14)이 금속배선들(13a, 13b 및 13c)을 포함한 하부층(12)상에 형성된다. 금속층간 절연막(14)은 제1절연막(14a) 및 제2절연막(14b)을 순차적으로 형성하여 2층 구조로 이루어진다. 제1절연막(14a)은 스텝커버리지(stepcoverage) 특성이 우수한 HDP(High Density Plasma)산화막이며, 제2절연막(14b)은 TEOS를 두껍게 증착하여 형성된다. 고도가 높은 지역인 셀 지역(a)과 고도가 낮은 지역인 주변회로 지역(b)사이에서 심화된 토플러지와 하부층(12)상에 형성된 다수의 금속배선(13a, 13b 및 13c)에 의해 금속층간 절연막(14)의 표면은 굴곡이 심하게 형성된다.(제2a도). 금속층간 절연막(14)의 표면 평탄화를 이루기 위하여, 화학기계적 연마(Chemical Mechnical Polishing; CMP)공정으로 금속층간 절연막(14)의 표면을 일정깊이 연마함에 의해 금속층간 절연막(14)의 표면은 평탄화된다. 금속콘택공정을 통해 금속층간 절연막(14)의 일정부분을 식각함에 의해 주변회로 지역(b)에 형성된 금속배선(13c)의 일부분이 노출되는 비아홀(15)이 형성된다. 그런데, 금속층간 절연막(14)의 표면 평탄화는 아주 우수하지만, 반면에 주변회로 지역(b)에 형성된 금속배선 (13c)을 덮고 있는 금속층간 절연막(14)의 두께가 두꺼운 관계로 비아홀(15)의 깊이가 깊어져 금속배선(13c)과 연결되는 다른 금속배선(도시않됨)을 형성할 때 스텝커버리지가 나빠지는 문제가 있다.
따라서, 본 발명은 비아홀에서 SOG막의 노출로 인한 문제점을 해결하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 비아홀의 깊이를 줄여 후속공정시 스텝커버리지를 개선할수 있는 반도체 소자의 제조방법을 제공함에 있다.
본 발명의 또다른 목적은 공정의 단순화를 통해 생산단가를 줄일 수 있는 반도체 소자의 제조방법을 제공함에 있다.
이러한 목적들을 달성하기 위한 본 발명의 반도체 소자 제조방법은 다수의 금속배선이 형성된 기판이 제공되는 단계와, 상기 다수의 금속배선을 포함한 상기 기판상에 HDP산화막이 형성되는 단계와, 상기 HDP산화막상에 SOG막이 형성되는 단계와, 상기 SOG 막을 블랭켓 식각공정으로 식각함에 의해 표면 평탄화를 이룬 금속층간 절연막이 형성되는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3a 내지 3c도는 본 발명의 실시예에 따른 금속층간 절연막의 평탄화방법을 설명하기 위한 소자의 단면도이다.
제3a도를 참조하면, 일반적인 공정에 따라 실리콘 기판(21)상에 예정된 다누이셀(도시않음)이 형성된다. 단위셀을 포함한 실리콘 기판(21)상부에 하부층(22)이 형성되는데, 이 하부층(22)은 외부요인으로부터 단위셀을 보호하기 위하여, 플로우(flow)특성이 우수한 BPSG(Born Phosphorous Silicate Glass)등과 같은 절연물로 형성된다. 하부층(22)은 셀 지역(a)과 주변회로 지역(b) 사이에서 토플러지(topology)가 심화된다. 하부층(22)상에 다수의 금속배선(23a, 23b 및 23c)이 형성된다. 이들 금속배선(23a, 23b 및 23c)을 포함한 하부층(22) 상에 스텝커버리지 특성이 우수한 HDP산화막(24a)이 형성된다. HDP 산화막(24a)은 8000 내지 14000Å의 두께로 형성되며, 고도가 높은 지역인 셀 지역(a)과 고도가 낮은 지역인 주변회로 지역(b)사이에서 심화된 토플러지와 하부층(22)상에 형성된 다수의 금속배선(23a, 23b 및 23c)에 의해 그 표면에 굴곡이 심하게 나타난다.
제3b도를 참조하면, 평탄화 특성이 우수한 SOG막(24b)은 HDP 산화막(24a)상에 형성된다. SOG막(24b)은 1000 내지 2000Å의 두께로 형성되며, 우수한 평탄화 특성으로 인하여 굴곡진 표면을 매끄럽게 한다. 그러나 이러한 상태에서 비아홀을 형성할 경우, 종래 제1실시예에서 설명된 바와같은 SOG막의 노출로 인한 문제점을 극복할 수 없다.
제3c도를 참조하면, 블랭켓 식각(blanket etch)공정을 SOG막(24b)이 완전히 제거될 시점까지 예를들어, 3000내지 5000Å의 식각 타겟(target)으로 실시함에 의해 표면 평탄화를 이룬 본 발명의 금속층간 절연막(24)이 형성된다. 블랭켓 식각공정시 SOG막(24b)과 HDP 산화막(24a)의 식각 선택비는 1 : 1이 되도록 한다. 금속콘택공정을 통해 금속층간 절연막(24)의 일정부분을 식각함에 의해 주변회로 지역(b)에 형성된 금속배선 (23c)의 일부분이 노출되는 비아홀(25)이 형성된다.
상술한 바와같이 본 발명에 의하면, HDP 산화막과 SOG막을 형성하는 공정과 블랭켓 식각공정만으로 평탄화를 이룬 금속층간 절연막을 형성할 수 있다.
따라서, 본 발명은 단순한 공정에 의한 금속층간 절연막의 평탄화로 생산단가를 줄일 수 있고, SOG막으로 인한 문제점을 근본적으로 해결하여 소자의 신뢰성을 향상시킬 수 있으며, 또한 비아홀의 애스팩트비(aspect ratio)를 낮추어 후속 금속콘택공정시 스텝커버리지를 개선할 수 있다.
Claims (7)
- 반도체 소자의 제조방법에 있어서, 다수의 금속배선이 형성된 기판이 제공되는 단계와, 상기 다수의 금속배선을 포함한 상기 기판상에 HDP 산화막이 형성되는 단계와, 상기 HDP산화막상에 SOG막이 형성되는 단계와, 상기 SOG막을 블랭켓 식각공정으로 식각함에 의해 표면 평탄화를 이룬 금속층간 절연막이 형성되는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 기판은 실리콘 기판상에 단위셀이 형성되고, 상기 단위셀을 포함한 상기 실리콘 기판상부에 절연층이 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 상기 절연층은 BPSG로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 상기 HDP 산화막은 8000 내지 14000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 상기 SOG막은 1000 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 블랭켓 식각공정은 3000 내지 5000Å의 식각 타겟으로 실시되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 블랭켓 식각공정은 상기 SOG막과 상기 HDP산화막의 식각 선택비는 1 : 1이 되도록 실시되는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019950041456A KR0168164B1 (ko) | 1995-11-15 | 1995-11-15 | 반도체 소자의 제조방법 |
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| KR970030482A KR970030482A (ko) | 1997-06-26 |
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| KR102302563B1 (ko) * | 2019-12-05 | 2021-09-15 | 고려대학교 산학협력단 | 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치 |
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| KR970030482A (ko) | 1997-06-26 |
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