KR20020077799A - 적층인덕터 - Google Patents
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Abstract
1턴의 나선형 코일 도체 패턴이 형성되어 있는 세라믹 시트, 2턴의 나선형 코일 도체 패턴이 형성되어 있는 세라믹 시트 및 인출용 도체 패턴이 형성되어 있는 세라믹 시트가 적층된다. 코일 도체 패턴은 비아홀을 통하여 순차적으로, 전기적으로 직렬로 접속되어 있다. 비아홀은 세라믹 시트의 소정 위치에 형성된다.
Description
본 발명은 적층인덕터에 관한 것으로서, 특히 각종 전자회로에 조립되어 노이즈필터 등으로 사용되는 적층인덕터에 관한 것이다.
종래로부터, 이러한 적층인덕터로서, 도 6에 나타낸 바와 같이, 나선형 코일도체 패턴(51,52)을 비아홀(via hal:53)을 통하여 순차적으로 접속함으로써, 적층체 내부에 코일(50)이 형성된 인덕터가 알려져 있다. 코일(50)은 코일 도체 패턴(51,52)으로 이루어지고, 이들 각각은 2개의 턴과 비아홀 등을 형성한다. 즉, 외측으로부터 내측으로 나선방향으로 감겨져 있는 코일 도체 패턴(51)과, 내측으로부터 외측으로 나선방향으로 감겨져 있는 코일 도체 패턴(52)이 교대로 배치되도록 코일(50)이 형성된다. 이에 따라서, 종래 나선형 코일 도체 패턴(51,52)은 동일한 턴수(2이상)를 보유하고, 이들이 직렬로 교대하여 접속됨에 따라, 소형 인덕터에서 높은 인덕턴스가 획득되었다.
그러나, 종래의 나선형 코일 도체 패턴을 사용하는 적층인덕터에 있어서, 복수의 턴(2이상)을 보유하는 코일 도체 패턴(51,52)을 사용하기 때문에, 각 턴의 인덕턴스를 조정할 수 없었고, 따라서 각 턴의 컨덕턴스의 중심값을 서로 일치하게 할 수 없다라는 문제점이 있었다.
또한, 종래의 적층인덕터에 있어서, 필요한 인덕턴스를 획득할 수 없을 때에, 많은 턴을 가지는 코일 도체 패턴을 사용하고, 적층체로서 고투자율을 갖는 재료를 사용하는 대응책이 취해졌다. 그러나, 코일 도체 패턴(51,52)내의 턴수가 증가될 경우, 코일 도체 패턴(51,52)의 패턴폭을 감소시킬 필요가 있고, 따라서 코일(50)의 직류저항이 증가한다는 문제가 있었다. 게다가, 고투자율을 갖는 재료가 적층체로서 사용될 경우, 적층인덕터에 자기포화가 발생하기 쉽고, 직류 중첩특성이 저하되는 문제가 있었다.
이와 같이, 종래의 적층인덕터에 있어서, 코일 도체 패턴의 턴수가 제약을받기 때문에 설계의 자유도가 낮고, 최적의 특성을 획득하기 곤란하다는 문제가 있었다.
따라서, 본 발명의 목적은, 설계의 자유도가 높고 최적특성의 획득이 용이한 적층인덕터를 제공하는데 있다.
상기 목적을 획득하기 위해서, 본 발명에 따른 적층인덕터는, 하나 이상의 턴을 보유하는 복수의 나선형 코일 도체 패턴이 절연층을 통하여 중첩되어 있는 적층체를 포함한다. 적층인덕터에 있어서, 복수의 코일 도체 패턴은 전기적으로 직렬로 접속되어 코일을 형성하고, 코일은 턴수가 다른 2종류 이상의 코일 도체 패턴을 포함한다.
상기 구조를 갖는 적층체내에 형성된 코일의 인덕턴스는, 턴수가 다른 2종류 이상의 코일 도체 패턴의 합계 턴수에 따라 변화된다. 따라서, 1턴의 코일 도체 패턴과 2턴의 코일 도체 패턴으로 코일이 구성되면, 1턴의 코일 도체 패턴을 사용하여 코일의 인덕턴스가 1턴씩 조정된다. 한편, 2턴의 코일 도체 패턴을 사용함으로써 큰 컨덕턴스가 획득될 수 있다. 즉, 턴수가 다른 나선형 코일 도체 패턴의 조합에 의해 코일의 인덕턴스를 목표값으로 쉽게 조정할 수 있다. 이때, 코일 도체 패턴의 일부만이 복수의 턴수를 갖기 때문에, 코일은 낮은 직류저항을 갖게 된다.
게다가, 복수의 코일 도체 패턴은, 절연층의 제1위치 또는 제2위치 중 어느 한 위치에 형성된 비아홀을 통하여 전기적으로 직렬로 접속된다. 코일 도체 패턴이 변화되면, 비아홀이 동일한 위치에 있기 때문에, 절연층에 비아홀을 형성하기 위해서 소수의 펀칭다이만으로도 충분하다.
또한, 턴수가 적은 코일 도체 패턴을 절연층의 적층방향으로 샌드위치하도록, 턴수가 많은 코일 도체 패턴을 외측에 배열한다. 상기 구조에 있어서, 코일 도체 패턴의 턴수는, 상부측과 하부측의 턴수가 적층체의 중간부의 턴수보다 많게 된다. 이때문에, 코일의 직류저항의 분포는 중간부에서는 낮게 되고, 적층체의 상부측과 하부측에서는 높게 된다. 따라서, 방열용량이 높은 적층체의 상부 및 하부측에서의 발열량은 증가하고, 방열용량이 낮은 중간부에서의 발열량은 억제된다.
게다가, 이와는 대조적으로, 턴수가 적은 코일 도체 패턴을 외측에 배열하면, 절연층과 코일 도체 패턴을 서로 적층하고 압착할 때 발생하는 뒤틀림을 감소시킬 수 있다. 압착시의 뒤틀림은 외측이 더 크기 때문에, 뒤틀림이 잘 일어나지 않는 턴수가 적은 코일 도체 패턴을 적층체의 외측에 배치함으로써 뒤틀림을 감소시킬 수 있다. 이러한 방법으로, 방열용량을 향상할 수 있고, 코일 도체 패턴을 다른 방식으로 배치함으로써 압착시 뒤틀림을 감소시킬 수 있지만, 그들 사이에는 절충(Trade-off)을 필요하고, 이들은 상황 요구에 따라 선택되어져야 한다.
또한, 코일 도체 패턴을 절연층의 적층방향으로 턴수가 적은 코일 도체 패턴부터 순차적으로 적층하여 배열한다. 상기 구조에 있어서, 절연층과 코일 도체 패턴을 서로 적층하고 압착할 때 발생하는 뒤틀림이 감소된다.
게다가, 코일 도체 패턴을 턴수가 적은 코일 도체 패턴부터 순차적으로 적층하여 배열한 각각의 적층부가 절연층의 적층방향으로 복수개 적층된다. 상기 구조로 인하여, 턴수가 적은 코일 도체 패턴이 턴수가 많은 코일 도체 패턴 사이에 대략 균일하게 배치되기 때문에, 절연층과 코일 도체 패턴을 서로 적층하고 압착할 때 발생하는 뒤틀림을 더 감소할 수 있다.
도 1은, 본 발명의 제1실시예에 따른 적층인덕터의 구조를 나타내는 분해 사시도;
도 2는, 도 1의 적층인덕터의 외관을 나타내는 사시도;
도 3은, 본 발명의 제2실시예에 따른 적층인덕터의 구조를 나타내는 분해 사시도;
도 4는, 본 발명의 제3실시예에 따른 적층인덕터의 구조를 나타내는 분해 사시도;
도 5는, 본 발명의 제4실시예에 따른 적층인덕터의 구조를 나타내는 분해 사시도; 및
도 6은, 종래 적층인덕터의 코일 도체 패턴을 나타내는 설명도이다.
이하, 본 발명에 따른 적층인덕터의 실시예를 도면을 참조하여 이하에 설명한다.
제1실시예, 도 1 및 도 2
도 1에 나타낸 바와 같이, 제1실시예에 따른 적층인덕터(10)는, 1턴 구성의 나선형 코일 도체 패턴(11)이 각각 형성되어 있는 세라믹 시트(21), 2턴 구성의 나선형 코일 도체 패턴(12)이 각각 형성되어 있는 세라믹 시트(22), 인출용 도체 패턴(13,14)이 각각 형성되어 있는 세라믹 시트(23,24) 등으로 이루어진다. 세라믹 시트(21~24)는, 자성체 세라믹 파우더와 유전체 세라믹 파우더를 접착제와 함께 혼합 및 반죽하여 시트로 형성된다.
1턴의 나선형 코일 도체 패턴(11)이 각각 형성되어 있는 세라믹 시트(21)들을 적층하고, 2턴의 나선형 코일 도체 패턴(12)이 형성되어 있는 세라믹 시트(22)를 적층된 세라믹 시트(21)의 상측 및 하측에 각각 적층한다. 1턴의 나선형 코일 도체 패턴(11)에 있어서의 패턴폭은 2턴의 나선형 코일 도체 패턴(12)에 있어서의 패턴폭 보다 크다. 게다가, 적층 세라믹 시트의 상부측 및 하부측에, 인출용 도체 패턴(13,14)이 형성되어 있는 세라믹 시트(23,24)를 각각 적층한다. 즉, 세라믹 시트(21~24)가 적층되는 방향으로, 턴수가 많은 코일 도체 패턴(12)이 턴수가 적은 코일 도체 패턴(11)을 샌드위치하도록 배치된다.
이 때, 1턴의 코일 도체 패턴(11)에 있어서의 패턴폭을 P1으로 나타내고, 2턴의 코일 도체 패턴에 있어서 그들 사이에 1개의 간극이 있는 인접한 2패턴의 전체 패턴폭을 P2로 나타내었을 때, 이들은 P1=P2로 설정된다. 게다가, 코일 도체 패턴(11) 과 코일 도체 패턴(12)을 위쪽에서 보았을때, 코일 도체 패턴(11)이 코일 도체 패턴(12)에 대하여 상면에 놓여지도록 배치된다. 이는 인덕터(10)의 소형화와 전기적 특성의 안정성을 더 향상시킨다.
2턴의 코일 도체 패턴(12), 1턴의 코일 도체 패턴(11), 및 인출용 도체 패턴(13,14)은, 세라믹 시트(21~23) 각각에 형성된 비아홀(15a,15b)을 통하여 연속하여 전기적으로 직렬로 접속된다. 이러한 방법으로, 코일 도체 패턴(11,12)은 세라믹 시트(21~24)의 적층방향에 대해 평행한 코일축을 보유하는 코일(16)을 형성한다.
여기에서, 비아홀(15a,15b)은 세라믹 시트(21~24)의 소정 위치에 형성된다. 즉, 비아홀(15a)은 코일 도체 패턴(11,12)에 있어서 나선형 패턴의 내측위치(세라믹 시트(21~23)에 있어서의 제1위치)에 형성된다. 한편, 비아홀(15b)은 코일 도체 패턴(11,12)에 있어서 외측위치(세라믹 시트(21~23)의 제2위치)에 형성된다. 따라서, 비아홀(15a,15b)은 코일 도체 패턴(11,12)에 대하여 각각 동일한 위치에 있고, 비아홀로서 관통구멍이 펀치다이에 의해 세라믹 시트(21~23)에 형성될 때, 소수의 펀칭다이만으로도 충분하고, 적층인덕터(10)의 제조비용이 절감된다.
도 1에 나타낸 바와 같이, 상기 세라믹 시트(21~24)는 다른 시트상에 차례대로 올려지고, 커버용 세라믹 시트(도시하지 않음)를 이들의 최상측 및 최하측에 배치하고 난 후, 이들을 가압 및 소성하여, 도 2에 나타낸 바와 같은 적층체(20)를 형성한다. 적층체(20)의 양단부에는 단자전극(1,2)이 형성되어 있다. 단자전극(1,2)은, Ag, Ag-Pd, Cu, Ni 등의 도체 페이스트로 도포된 후, 소결되거나 더욱 판금된다. 단자전극(1)은 인출용 도체 패턴(13)에 전기적으로 접속되고, 단자전극(2)은 인출용 도체 패턴(14)에 전기적으로 접속된다.
이러한 구조를 갖는 적층인덕터(10)에 있어서, 코일(16)의 인덕턴스는 서로턴수가 다른 2개의 코일인턱터(11,12)의 전체 턴수에 따라 증가하거나 감소한다. 따라서, 1턴의 코일 도체 패턴(11)이 형성되어 있는 세라믹 시트의 개수를 조정함으로써 코일(16)의 턴수를 조정할 수 있다. 즉, 1턴의 코일 도체 패턴(11)이 형성되어 잇는 세라믹 시트의 개수를 조정함으로써 코일(16)의 인덕턴스값을 대략적으로 조정할 수 있다. 따라서, 짝수의 턴수 또는 홀수의 턴수를 갖는 코일을 구성할 수도 있다. 또한, 본 발명의 실시예에 있어서, 코일(16)의 인덕턴스값의 미세조정은 종래와 동일하게 인출용 도체 패턴(14,14)의 형태를 변화시킴으로써 획득될 수 있다. 그러나, 이들 인출용 도체 패턴(13,14)은, 본 발명의 청구항 1에 기재된 1턴수 이상의 나선형 코일 도체 패턴에 상응한다는 것은 말할 필요도 있다.
한편, 2턴의 코일 도체 패턴(12)을 사용함으로써, 높은 투자율을 획득할 수 있다. 즉, 턴수가 다른 나선형 코일 도체 패턴(11,12)의 조합에 의해 코일(16)의 인덕턴스를 목표값으로 쉽게 만들 수 있다. 이때, 코일 도체 패턴(12)만이 복수의 턴수를 가지기 때문에, 모든 코일 도체 패턴이 복수의 턴수를 갖는 종래의 적층인덕터와 비교하여 낮은 직류저항을 갖는 인덕터(10)를 획득할 수 있다.
게다가, 적층인덕터(10)에 있어서, 적층체(20)의 상부측 및 하부측에 배치된 코일 도체 패턴에서의 턴수가 적층체(20)의 중간부에 배치된 코일 도체 패턴에서의 턴수보다 많기 때문에, 코일(16)의 직류저항 분포는 적층체(20)의 중간부에서 낮게, 상부측 및 하부측에서 높게 분포된다. 따라서, 방열용량이 높은 적층체(20)의 상부측 및 하부측에서의 발열량이 증가하고, 방열용량이 낮은 중간부에서의 발열량은 억제된다. 즉, 인턱터 전체에 있어서 방열효과가 향상된다.
제2실시예, 도 3
본 발명의 제2실시예에 따른 적층인덕터의 구조를 도 3에 나타내었다. 적층인덕터(10a)에는, 도 1 및 도 2에서 설명한 바와 같은 적층인덕터에 있어서, 1턴의 코일 도체 패턴(11)이 형성되어 있는 세라믹 시트(21)와 2턴의 코일 도체 패턴(12)이 형성되어 있는 세라믹 시트(22)에 추가하여 3턴의 코일 도체 패턴(17)이 형성도는 세라믹 시트(27)가 사용된다. 즉, 적층부(18)는, 2턴의 코일 도체 패턴(12)이 형성되어 있는 세라믹 시트(12)가 1턴의 코일 도체 패턴(11)이 형성되어 있는 세라믹 시트(21)상에 놓여지며, 3턴의 코일 도체 패턴(17)이 형성되어 있는 세라믹 시트(27)가 세라믹 시트(22)상에 놓여지도록 구성된다. 그리고, 복수의 적층부(18)가 적층된다. 또한, 도 3에 있어서, 도 1에 대응하는 부분을 동일한 참조번호로서 표시하였다.
이때, 1턴의 코일 도체 패턴(11)에 있어서의 패턴폭은 P1으로 나타내고, 2턴의 코일 도체 패턴에 있어서 그들 사이에 1개의 간극이 있는 인접한 2턴의 전체 패턴폭을 P2로 나타내며, 3턴의 코일 도체 패턴에 있어서 그들 사이에 2개의 간극이있는 인접한 3턴의 전체 패턴폭을 P3로 나타내었을 때, 이들은 P1=P2 =P3로 설정된다. 게다가, 코일 도체 패턴(11), (12) 및 (17)은, 위쪽에서 보았을때, 코일 도체 패턴(11), (12), 및 (17)는 다른 것의 상면상에 위치하도록 배치된다. 이는 인덕터(10a)의 소형화와 전기적 특성의 안정성을 더욱 향상시킨다.
3턴의 코일 도체 패턴(17), 2턴의 코일 도체 패턴(12), 1턴의 코일 도체 패턴(11), 및 인출용 도체 패턴(13,14)은, 세라믹 시트(21~23, 및 27) 각각에 형성된 비아홀(15a,15b)을 통해 전기적으로 직렬로 연속하여 접속된다. 이러한 방법으로, 코일 도체 패턴(11,12,27)은 세라믹 시트(21~24, 및 27)의 적층방향에 대해 평행한 코일축을 갖는 코일(16a)을 형성한다.
여기에서, 비아홀(15a,15b)은 세라믹 시트(21~24, 및 27)의 소정 위치에 형성된다. 즉, 비아홀(15a)은 코일 도체 패턴(11,12, 및 17)에 있어서 나선형 패턴의 내측위치(세라믹 시트(21~23, 및 27)에 있어서의 제1위치)에 형성된다. 한편, 비아홀(15b)은 코일 도체 패턴(11,12, 및 17)에 있어서 외측위치(세라믹 시트(21~23, 및 27)의 제2위치)에 형성된다.
도 3에 나타낸 바와 같이, 상기 세라믹 시트(21~24, 및 27)는 다른 시트상에 차례대로 올려지고, 커버용 세라믹 시트(도시하지 않음)가 이들의 최상측 및 최하측에 배치되고, 그 후, 이들을 가압 및 소성하여, 도 2에 나타낸 바와 같은 적층체(20)를 일체적으로 형성한다. 적층체(20)의 양단부에는 단자전극(1,2)이 형성되어 있다. 단자전극(1)은 인출용 도체 패턴(13)에 전기적으로 접속되고, 단자전극(2)은 인출용 도체 패턴(14)에 전기적으로 접속된다.
이와같은 방법으로 획득된 적층인덕터(10a)에 있어서, 턴수가 적은 코일 도체 패턴(11)이 턴수가 많은 코일 도체 패턴(12,17) 사이에 대략 균일하도록 배치된다. 따라서, 세라믹 시트(21~24, 및 27)와 코일 도체 패턴(11,12,17)을 서로 적층하고 압착할 때 발생하는 뒤틀림을 억제할 수 있다.
일반적으로, 턴수가 많은 복수개의 코일 도체 패턴이 적층될 때, 압착에 의한 뒤틀림은 이 부분에서 증가한다. 이는 턴수가 많은 코일 도체 패턴에서는 패턴폭은 좁기 때문에, 세라믹 시트와 코일 도체 패턴 사이에서 생성된 레벨차에 기인하여, 적층 및 압착 공정에서 발생하는 뒤틀림이 더 커지기 때문이다. 그러나, 턴수가 적은 코일 도체 패턴(11)이 턴수가 많은 코일 도체 패턴(12,17)의 사이에 대략 균일하게 배치되면, 패턴폭이 넓은 코일 도체 패턴(11)이 패턴일폭이 좁은 코일 도체 패턴(12,17) 사이에 있게 되어, 적층 및 압착공정에서 발생하는 뒤틀림이 거의 발생하지 않는다.
그 결과, 적층인덕터(10a)에 있어서, 제1실시예에 따른 적층인덕터에서 나타나는 효과에 더하여, 경제적인 양산성이 획득되고 안정된 전기적 특성이 획득된다.
제3실시예, 도 4
본 발명의 제3실시예에 따른 적층인덕터의 구조를 도 4에 나타내었다. 적층인덕터(10b)에는, 도 1 및 도 2에서 설명한 바와 같은 적층인덕터에 있어서, 1턴의 코일 도체 패턴(11)이 형성되어 있는 세라믹 시트(21)와 2턴의 코일 도체 패턴(12)이 형성되어 있는 세라믹 시트(22)에 추가하여 3턴의 코일 도체 패턴(17)이 형성도는 세라믹 시트(27)가 사용된다. 즉, 적층인덕터(10b)는, 2턴의 코일 도체패턴(12)이 형성되어 있고 적층되어 있는 복수의 세라믹 시트(22)가, 1턴의 코일 도체 패턴(11)이 형성되어 있고 적층되어 있는 복수의 세라믹 시트(21) 상에 놓여지며, 3턴의 코일 도체 패턴(17)이 형성되어 있는 복수의 세라믹 시트(27)가 세라믹 시트(22) 상에 더 놓여지도록 구성된다. 또한, 도 4에 있어서, 도 1에 대응하는 부분을 동일한 참조번호로서 표시하였다.
상기한 구조의 적층인덕터(10b)에서는, 제1실시예에 따른 적층인덕터에서 나타나는 효과에 더하여, 경제적인 양산성이 획득되고 안정한 전기적 특성을 획득할 수 있다.
제4실시예, 도 5
본 발명의 제4실시예에 따른 적층인덕터의 구조를 도 5에 나타내었다. 적층인덕터(10c)에 있어서, 턴수가 많은 코일 도체 패턴(12)을 세라믹 시트(21~24)가 적층되는 방향으로 샌드위치하도록, 턴수가 적은 코일 도체 패턴(11)이 턴수가 많은 코일 도체 패턴(12)의 상측 및 하측에 배치된다. 게다가, 도 5에 있어서, 도 1에 대응하는 부분을 동일한 참조번호로 나타내었다.
상기 구조를 갖는 적층인덕터(10c)에 있어서, 적층체의 상측 및 하측에 위치한 코일 도체 패턴의 턴수가 적층체의 중간부에 위치한 코일 도체 패턴의 턴수보다 적기 때문에, 세라믹 시트(21~24)를 서로 적층하고 압착할 때에 발생하는 뒤틀림이 감소된다. 즉, 외부측에서의 뒤틀림이 내부측에서의 뒤틀림 보다 크기 때문에, 뒤틀림이 잘 일어나지 않는 턴수가 적은 코일 도체 패턴(11)을 적층체의 외측에 배치함으로써 압착으로 발생하는 뒤틀림을 감소시킬 수 있다.
기타 실시예
본 발명은 상기의 실시예로 한정되지 않고, 본 발명의 요지내에서 각종 변형이 이루어 질 수도 있다. 예컨대, 코일이 턴수, 코일 도체 패턴의 형태 등을 본 명세서에 따라 다양하게 변경할 수 있다.
게다가, 본 발명은 적층인덕터뿐만 아니라, 적층형 LC 복합부품의 인덕터부, 적층형 LR 복합부품의 인덕터부, 적층형 적층형 공통모드 초크코일 등에도 사용할 수 있다. 또한, 상기 실시예에 있어서, 장착면에 대해 코일축이 수직인 인덕터를 예로서 설명하였지만, 장착면에 대해서 코일축이 수평인 인덕터가 사용될 수도 있다.
또한, 상기 실시예에 있어서, 코일 도체 패턴이 형성되어 있는 각각의 세라믹 시트가 적층된 후, 이들이 일체적으로 소결되었지만, 제조방법은 이에 제한되지 않는다. 미리 소결된 세라믹 시트가 사용될 수도 있다. 게다가, 이하에 설명하는 방법에 의해 인턱터가 제조될 수도 있다. 세라믹 재료 등의 페이스트를 사용하여 인쇄 등에 의한 방법으로 절연층을 형성한 후에, 도체 재료 등의 페이스트를 절연층의 표면상에 코팅함으로써 코일 도체 패턴을 형성한다. 다음으로, 세라믹 재료 등을 코일 도체 패턴의 상면에 코팅함으로써 코일 도체 패턴을 포함하는 절연층을 형성한다. 동일한 방법으로, 코일 도체 패턴 사이를 전기적으로 접속하고, 상기한 코팅을 순차적으로 반복함으로써 적층구조를 갖는 인덕터를 획득할 수 있다.
실제예
획득된 인덕턴스의 목표값은 22μH 로 설정되었고, 1턴 및 2턴의 나선형 코일 도체 패턴을 사용함으로써 4종류의 적층인덕터(샘플번호 1 ~ 샘플번호 4)가 제조되었고, 평가되었다. 그 결과를 표 1에 나타내었다. 샘플(1~3)에서는 동일한 턴수의 코일 도체 패턴만이 사용되었고, 샘프(4)에서는 턴수가 다른 코일 도체 패턴이 결합되었다. 표 1에 있어서, 세라믹 시트 재료(A)는 비교적 낮은 투자율을 갖는 세라믹 재료이고, 세라믹 시트 재료(B)는 비교적 높은 투자율을 갖는 세라믹 재료이다. 표 1에는, 4종류의 샘플(1~4)상에 형성된 코일 도체 패턴의 패턴폭, 코일의 턴수, 실제획득된 인덕턴스값, 직류저항값, 및 코일의 허용전류가 표시되어있다.
표 1에서 알수 있듯이, 샘플(1)에 있어서, 획득된 인덕턴스 값은 목표값인 22μH에 도달하지 못했다. 이와 대조적으로, 샘플(2)와 샘플(3)에 있어서, 획득된 인덕턴스 값은 대략 목표값에 도달하여 있다. 그러나, 샘플(2)에 있어서 직류전류 저항이 높고, 샘플(3)에 있어서 허용전류가 낮다. 한편, 샘플(4)에 있어서 직류전류 저항 및 허용전류는 보다 안정적이다.
상기 설명으로부터 알수 있듯이, 본 발명에 따르면, 적층체의 내부에 형성된 코일은 턴수가 다른 2종류 이상의 나선형 코일 도체 패턴으로 이루어지기 때문에, 턴수가 다른 코일 도체 패턴의 조합에 의해 코일의 턴수를 임의로 조정할 수 있고, 소망의 인덕턴스를 갖는 적층인덕터를 쉽게 획들할 수 있다.
게다가, 절연층의 제1위치 또는 제2위치 중 어느 한 위치에 비아홀을 형성하는 펀칭다이의 종류를 감소시켜주고, 그 결과 적층인덕터의 제조비용이 절감된다.
또한, 턴수가 적은 코일 도체 패턴을 절연층의 적층방향으로 샌드위치하도록, 턴수가 많은 코일 도체 패턴을 외측에 배열함으로써, 코일의 직류전류저항의 분포가 적층체의 중간부에서는 낮게, 적층체의 상부측 및 하부측에서는 높게 된다. 따라서, 발열량은 방열용량이 높은 적층체의 상부와 하부에서 증가하고, 그 결과 방열용량이 높고 신뢰성 있는 적층인덕터를 획득할 수 있다.
게다가, 이와는 대조적으로, 턴수가 적은 코일 도체 패턴을 외측에 배열하면, 코일 도체 패턴과 절연층을 적층하고 서로 압착할 때에 발생하는 뒤틀림을 감소할 수 있다. 압착시에 발생하는 뒤틀림은 내측보다 외측이 더 심하기 때문에, 쉽게 뒤틀리지 않는 적은 턴수의 코일 도체 패턴을 외측에 배치함으로써 압착시 뒤틀림을 감소시킬 수 있다.
또한, 턴수가 적은 코일 도체 패턴부터 순차적으로 절연층의 적층방향으로 배치함으로써, 코일 도체 패턴 및 절연층을 적층하고 압착할 때에 발생하는 뒤틀림을 감소시킬 수 있다.
게다가, 코일 도체 패턴을 턴수가 적은 코일 도체 패턴부터 차례대로 배치한적층부를 복수개 적층함으로써, 턴수가 적은 코일 도체 패턴을 턴수가 많은 코일 도체 패턴 사이에 대략 균일하게 배치할 수 있다. 따라서, 절연층과 코일 도체 패턴을 적층하고 서로 압착할 때 발생하는 뒤틀림을 더 감소시킬 수 있고, 경제적인 양산성을 달성할 수 있고, 안정된 전기적 특성을 획득할 수 있다.
Claims (8)
1턴 이상을 보유하는 복수의 나선형 코일 도체 패턴이 절연층을 통하여 중첩되어 있는 적층체를 포함하고,
상기 복수의 나선형 코일 도체 패턴이 전기적으로 직렬 접속되어 코일을 형성하고, 이 코일은 턴수가 다른 2종류 이상의 코일 도체 패턴을 포함하는 것을 특징으로 하는 적층인덕터.
제1항에 있어서, 상기 코일 도체 패턴은 절연층의 제1위치 또는 제2위치 중 어느 한 위치에 형성된 비아홀을 통하여 전기적으로 직렬 접속되어 있는 것을 특징으로 하는 적층인덕터.
제1항 또는 제2항에 있어서, 턴수가 적은 코일 도체 패턴을 절연층의 적층방향으로 샌드위치하도록, 턴수가 많은 코일 도체 패턴이 외측에 배치되어 있는 것을 특징으로 하는 적층인덕터.
제1항 또는 제2항에 있어서, 턴수가 많은 코일 도체 패턴을 절연층의 적층방향으로 샌드위치하도록, 턴수가 적은 코일 도체 패턴이 외측에 배치되어 있는 것을 특징으로 하는 적층인덕터.
제1항 또는 제2항에 있어서, 코일 도체 패턴을 절연층의 적층방향으로 턴수가 적은 코일 도체 패턴부터 순차적으로 배치하는 것을 특징으로 하는 적층인덕터.
제1항 또는 제2항에 있어서, 코일 도체 패턴을 턴수가 적은 코일 도체 패턴부터 순차적으로 배치한 적층부를 절연층의 적층방향으로 복수개 적층한 것을 특징으로 하는 적층인덕터.
제1항에 있어서, 1턴의 코일 도체 패턴의 패턴폭이, 복수 턴수의 코일 도체 패턴의 복수패턴폭과 인접한 턴 사이의 간극에 의해 형성된 전체 패턴폭과 동일한 것을 특징으로 하는 적층인덕터.
제2항에 있어서, 상기 제1위치는 나선형 코일 도체 패턴의 내부에 위치하고, 상기 제2위치는 코일 도체 패턴의 외부에 위치하는 것을 특징으로 하는 적층인덕터.
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