KR20020066987A - 비휘발성 자기 저장 장치 - Google Patents
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Abstract
본 발명의 자기 메모리 장치는 전류를 흐르게 하는 제 1의 능력을 갖는 제 1의 배선 전도체, 전류를 흐르게 하는 제 1의 능력보다 큰 제 2의 능력을 갖는 제 2의 배선 전도체, 및 제 2의 배선 전도체에 결합된 고정 자기층(pinned magnetic layer), 제 1의 배선 전도체에 결합된 자유 자기층(free magnetic layer), 및 제 1 및 제 2의 자기층 사이에 삽입된 비-자기층을 갖는 자기 메모리 셀을 포함한다. 제 1의 배선 전도체는 알루미늄으로 이루어지고, 제 2의 배선 전도체는 구리로 이루어진다.
Description
발명의 배경
발명의 분야
본 발명은 전기적으로 프로그램 가능한 비휘발성 저장 장치에 관한 것으로, 특히 비휘발성 자기 메모리 장치에 관한 것이다.
종래의 기술
이러한 종류의 비휘발성 자기 메모리 장치에서, 각각의 메모리 셀은 한쌍의 강자성층 사이에 얇은 절연층을 삽입함으로 인해 형성된 자성 터널링 접합(MTJ; magnetic tunneling junction)을 갖는다. 전압이 두 개의 강자성층 사이에 인가되면, 전자는 양자 역학 터널링에 의해 절연층을 통하여 한쪽의 강자성층에서 다른 쪽으로 들어간다. 따라서, '터널링 전류'는 자기 터널링 접합을 통해 흐르게 된다.
자기 터널링 접합의 전기 저항은 두 개의 강자성층의 자성 방향에 따라 변한다. 즉, 두 개의 강자성층의 자성 방향이 서로 평행하면 자기 터널링 접합의 전기 저항은 최소값을 갖게 되고, 두 개의 강자성층의 자성 방향이 역으로 평행하면 최대값을 갖게 된다. 따라서, 하나의 강자성층의 자성 방향은 인가된 자계(외부 자계)에 의해 변하게 되고 다른 강자성층의 자성 방향이 고정되면, 자기 터널링 접합의 전기 저항값은 인가된 자계의 방향에 따라 변한다. 즉, 터널링 전류의 값이 변한다. 따라서, 정보는 각 메모리 셀에 저장되고, 터널링 전류값을 감지함에 의해 셀로부터 판독(재생)된다.
두 개의 강자성층 각각의 두께는 임의로 선택되지만, 양자 역학 터널링 현상이 사용되므로 절연층의 두께는 몇 나노미터 정도의 아주 작은 값으로 설정되어야 한다.
예를 들어, 일본 특개평 제 2000-82791호는 이러한 비휘발성 자기 저장 장치의 동작 원리를 개시하고 있다.
보통, 이러한 비휘발성 자기 저장 장치에서, 상기 자기 터널링 접합에 사용되는 다수의 메모리 셀은 매트릭스 형태로 배치되고, 상부 및 하부 배선층은 서로 소정의 거리를 사이에 두고 평행한 메모리 셀 위아래에 놓여진다. 저-전기-저항 도전 재료로 형성된 상부 배선층은 다수의 비트선을 형성하기 위해 소정의 형태에서 패터닝되고, 이와 유사하게, 저-전기 저항 도전 재료로 이루어진 하부 배선층은 비트선과 직각으로 교차하는 다수의 워드선을 형성하기 위해 소정의 형태에서 패터닝된다. 이와 같이 형성된 비휘발성 자기 저장 장치는 자기 RAM(MRAM)으로 일컬어진다.
MRAM에서 각각의 메모리 셀은 두 개의 강자성층을 갖는다. 하나는 외부 자계의 방향에 따라 변화된 자성 방향을 갖는 저장층이다. 저장층은 비트선에 대응하여 전기적으로 접속된다. 다른 층은 자성 방향이 고정된 고정층이다. 상기 층은 워드선에 대응하여 전기적으로 접속된다. 선택된 메모리 셀 중 하나에 정보가 등록(기록)되면, 메모리 셀에 전기적으로 접속된 워드선 및 비트선이 선택되고, 소정의 기록 전류가 워드선 및 비트선을 통해 각각 흐르게 된다. 이러한 기록 전류는 기록 전류의 값에 따라 워드선 및 비트선 주위의 자계를 유도한다. 상부 강자성층, 즉, 저장 층의 자성 방향은 두 개의 유도된 자계에 의해 형성된 합성 자계에 따라 변한다.
이러한 방법으로 변화된 자성 방향이 동일한 메모리 셀의 하부 강자성층, 즉, 자유층의 자성 방향과 동일하다면, 자유층 및 저장층의 방향은 평행하다. 변화된 자성 방향이 자유층의 자성 방향과 반대라면, 자유층 및 저장층의 방향은 역으로 평행하다. 따라서, 저장층의 자성 방향은 선택된 셀에서 "0" 또는 "1"의 이진 정보를 기록하기 위해 변하게 된다.
선택된 메모리 셀에 기록된 값을 변경하기 위해, 워드선 및 비트선을 통해 흐르게 되는 기록 전류중 하나는 방향이 역전된다. 두 개의 기록 전류에 의해 워드선 및 비트선 주위에 유도된 합성 자계의 방향은 저장층의 자성 방향을 전환시키기 위해, 즉, 다른 값을 기록하기 위해 변하게 된다.
보통, MRAM에서, 비트선을 형성하는 상부 배선층 및 워드선을 형성하는 하부 배선층은 동일한 재료, 예를 들어, 알루미늄(Al), 구리(Cu), 또는 주성분으로서 Al또는 Cu를 포함하는 합금으로 형성된다. 상기와 같이 형성된 상부 및 하부 배선층은 제조 공정의 간소화 및 제조비용의 감소와 같은 장점을 갖는다. 그러나, 본 발명의 발명자는 종래의 MRAM에서 다음과 같은 문제점을 발견하였다.
저장 셀, 상부 배선(비트선), 및 하부 배선(워드선)이 상기와 같이 형성되고 배치되므로, 각 메모리 셀 상의 상부 강자성층(저장층)은 상부 배선(비트선)에 인접하고, 하부 배선(워드선)으로부터 약간의 거리를 둔다.
보통, 전류 흐름에 따른 직선으로부터 약간의 거리(d)를 둔 전류에 의해 유도된 자계의 강도(H)는 전류의 양(I)에 비례하고 거리(d)에 반비례한다. 즉, H=kI/d(k: 상수)이다. 따라서, 대응하는 비트선을 따라 흐르는 전류에 의해 하나의 메모리 셀의 상부 강자성층(저장층)에 유도된 자계의 강도는 대응하는 워드선을 통해 흐르는 전류에 의해 유도된 자계의 강도보다 크다. 두 개의 유도된 자계의 강도를 균일하게 하기 위해, 비트선을 통해 흐르는 전류에 비해 워드선을 통해 흐르는 전류를 증가시켜야 한다.
그러나, 비트선 및 워드선이 동일한 재료로 이루어지기 때문에, 비트선에 비해 더 큰 전류를 갖는 워드선의 장기 신뢰성은 비트선에 비해 감소된다.
본 발명의 목적은 메모리 셀의 대향측 상의 두 개의 배선 전도체를 통해 흐르는 전류에 의해 메모리 셀의 저장층에 유도된 자계의 강도가 장기 신뢰성 또는 레이 아웃에서 아무런 문제점이 없이 서로 거의 동일하게 이루어질 수 있는 비휘발성 자기 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 부분적인 영역에서 두 개의 배선 전도체를 서로 거의 동일한 상태로 유지하며, 메모리 셀의 대향측 상의 두 개의 배선 전도체를 통해 흐르는 전류에 의해 메모리 셀의 저장층에 유도된 자계의 강도를 서로 거의 동일하게 할 수 있는 비휘발성 자기 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 최적화된 메모리 셀에 대한 설계를 사용할 수 있는 비휘발성 자기 메모리 장치를 제공하는 것이다.
본 발명의 자기 메모리 장치는 전류를 흐르게 하기 위한 제 1의 능력을 갖는 제 1의 배선 전도체, 전류 흐름을 위한 제 1의 능력보다 큰 제 2의 능력를 갖는 제 2의 배선 전도체, 제 2의 배선 전도체와 결합된 고정 자성층을 갖는 자기 메모리 셀, 제 1의 배선 전도체에 결합된 자유 자성층, 및 제 1의 자성층과 제 2의 자성층 사이에 삽입된 비-자성층을 포함한다.
일본 특개평 제 2000-195250호에는 본 발명의 제 1의 비휘발성 자기 저장 장치와 동일한 종류의 비휘발성 자기 저장 장치가 개시되어 있다. 그러나, 상기 공보에 따르면, 비휘발성 자기 저장 장치의 비트선 및 워드선 각각은 CuAu로 구성되고, 비트선을 형성하기 위한 대체 재료로서 Cu 또는 Al과 같은 저-저항 재료만을 사용한다고 기재되어 있다.
도 1은 본 발명의 제 1의 실시예에서 MRAM에 사용되는 메모리 셀의 구조를 도시하는 개략 투시도.
도 2는 메모리 셀에 "0" 값의 정보를 기록하기 위한 방법을 도시하는 도 1에 도시된 메모리 셀의 개략 투시도.
도 3은 메모리 셀에 "1" 값의 정보를 기록하기 위한 방법을 도시하는 도 1에 도시된 메모리 셀의 개략 투시도.
도 4는 메모리 셀에 기록된 정보를 판독하기 위한 방법을 도시하는 도 1에 도시된 메모리 셀의 개략 투시도.
도 5는 본 발명의 실시예에서의 MRAM의 구조를 도시하는 개략 투시도.
도 6은 본 발명의 실시예에서의 MRAM의 동작을 도시하는 개략 투시도.
도 7a 내지 도 7i는 본 발명의 실시예에서의 MRAM의 주요부를 MRAM의 제조 공정 단계별로 도시하는 개략 단면도.
도 8은 본 발명의 제 2의 실시예에서의 MRAM에 사용된 메모리 셀의 구조를 도시하는 개략 투시도.
도 9는 본 발명의 제 3의 실시예에서의 MRAM에 사용된 메모리 셀의 구조를 도시하는 개략 투시도.
도 10a 및 도 10b는 본 발명에 따른 MRAM에 사용될 수 있는 메모리 셀을 도시하는 단면도.
♠도면의 주요 부호에 대한 부호의 설명♠
10 : 메모리 셀11 : 하부 배선 전도체
12 : 강자성층13 : 절연층
14 : 강자성 저장층15 : 상부 배선 전도체
도 1은 본 발명의 제 1의 실시예에 따른 비휘발성 자기 메모리 장치(이하 MRAM)의 메모리 셀(10)의 구조를 개략적으로 도시한다. 메모리 셀(10)은 하부 배선 전도체(11; 워드선으로서 기능)와 상부 배선 전도체(15; 비트선으로서 기능) 사이에 위치하고, 고정 강자성층(12; 약 20nm의 두께), 절연층(13)으로서의 비-자기층(약 1.5nm의 두께) 및 자유 강자성 저장층(14; 약 20nm의 두께)이 순서대로 적층되는 구조를 갖는다. 층(12)의 하부 표면은 하부 배선 전도체(11)의 상면과 접촉된다. 층(12)은 하부 배선 전도체(11)에 전기적으로 접촉된다. 저장층(14)의 상면은 상부 배선 전도체(15)의 하면과 접촉된다. 저장층(14)은 상부 배선 전도체(15)에 전기적으로 접촉된다. 층(12) 및 저장층(14)은 절연층(13)에 의해 서로 전기적으로 절연된다. 셀은 터널 자기저항(TMR; tunnel magnetoresistance) 메모리 셀이다.
층(12 내지 14)의 각 층, 즉 셀(10)은 배선(11 및 15) 사이의 전류가 흐르는 방향에 수직인 방향을 따라 거의 정사각형의 형태를 갖는다. 거의 정사각형이란 층(12 내지 14)중 하나의 짧은 변 및 조금 긴 변의 비율이 평면도에서 1:1 내지 1.2라는 것을 의미한다.
강자성층(12) 및 강자성 저장층(14)의 재료는 특정 재료에 한정되지 않는다. 층(12 내지 14) 각각은 임의로 선택된 강자성 재료로 이루어질 수 있다. 예를 들어, 층(12 내지 14) 각각은 Co, Co50Fe50, CrC2, 또는 Fe3O4로 이루어질 수 있다. 또한, 절연층(13)의 재료는 예를 들어, AlO3와 같은 특정 재료에 한정되지 않는다.
실시예에서, 하부 배선 전도체(11)는 구리(Cu)로 이루어지고, 상부 배선 전도체(15)는 알루미늄(Al)으로 이루어진다. 구리의 전기 시트 저항은 약 40Ωm/?이고, 알루미늄의 전기 시트 저항은 약 100Ωm/?이다. 따라서, 상기 구조가 하부 배선 전도체(11)의 폭(WDN) 및 두께(TDN)가 상부 배선 전도체(15)의 폭(WUP) 및두께(TUP)와 비교적 동일(즉, WDN=WUP, TDN=TUP)하도록 설계되면, 하부 배선 전도체(11)를 통해 흐르는 전류는 상부 배선 전도체(15)를 통해 흐르는 전류보다 약 2.5배 크다. 따라서, 하부 배선 전도체(11)를 통해 흐르는 전류에 의해 유도된 자계의 최대 강도는 상부 배선 전도체(15)를 통해 흐르는 전류에 의해 유도된 자계의 강도보다 약 2.5배 높다. 즉, 상부 배선 전도체(15)를 통해 흐르는 전류에 의해 상부 배선 전도체(15)로부터 일정한 거리가 떨어진 곳에서 유도된 자계의 최대 강도는 하부 배선 전도체(11)를 통해 흐르는 전류에 의해 상부 배선 전도체(15)로부터의 거리보다 약 2.5배 정도 하부 배선 전도체(11)로부터 떨어진 곳에서 유도된 자계의 강도와 거의 동일하다.
전류가 흐르는 동안 구리를 포함하는 전기전도성 재료로 이루어진 하부 배선 전도체(11)는 알루미늄으로 이루어진 상부 배선 전도체(15)보다 높은 장기 신뢰성 즉, 소위 "전기이동(electromigration)"에 대한 저항을 갖는다. 따라서, 상부 배선 전도체(15)를 통해 흐르게 되는 전류보다 2.5배 큰 전류가 하부 배선 전도체(11)를 통해 흐르더라도, 장기 신뢰성의 문제가 발생할 수 있는 가능성은 낮다. 상기 구조를 갖는 메모리 셀(10)은 하기와 같이 동작한다.
도 1에 도시된 메모리 셀(10)은 강자성층(12)과 강자성 저장층(14) 사이에 얇은 절연층(13)을 삽입하여 형성된 "자기 터널링 접합(MTJ)"을 갖는다. 메모리 셀(10)에 이진 정보 "0" 또는 "1"을 기록하는 것은 하기와 같이 실행된다.
메모리 셀(10)에 "0"이 저장되면 기록 전류(C1)는 도 2에 도시된 바와 같이아랫방향에서 하부 배선 전도체(11)를 통해 흐르게 되고, 기록 전류(C2)는 도 2에 도시된 방향에서 상부 배선 전도체(15)를 통해 동시에 흐르게 된다. 하부 배선 전도체(11) 및 상부 배선 전도체(15)는 절연층(13)에 의해 전기적으로 절연되므로, 하부 배선 전도체(11)과 상부 배선 전도체(15) 사이에서는 전기적인 문제가 발생되지 않는다.
자계(M1)는 기록 전류(C1)에 의해 하부 배선 전도체(11) 주위에 유도되고, 자계(M2)는 기록 전류(C2)에 의해 상부 배선 전도체(15) 주위에 유도된다. 합성 자계(M12)의 방향은 하부 배선 전도체(11) 및 상부 배선 전도체(15)에 평행한 면에서 도 2에 도시된 바와 같이 두 개의 자계(M1 및 M2)에 의해 형성된다. 그 결과, 메모리 셀(10)에서 저장층(14)의 자성의 방향은 도 2에 도시된 바와 같이 층(12)의 자성 방향과 동일하다. 층(12)의 자성 방향은 다른 강자성층(도시되지 않음)과 결합하는 자성 교환 또는 다른 방법에 의해 도 2에 도시된 바와 같이 고정된다.
메모리 셀(10)에 "1"이 저장되면, 기록 전류(C1)는 도 3에 도시된 바와 같이 하부 배선 전도체(11)를 통해 흐르게 되고, 기록 전류(C2′)는 도 3에 표시된 방향에서 상부 배선 전도체(15)를 통해 동시에 흐르게 된다. 기록 전류(C2′)의 방향은 도 2에 도시된 기록 전류(C2)와 대향된다. 자계(M1)가 하부 배선 전도체(11) 주위에 유도되면, 자계(M2)에 대향되는 방향에서 자계(M2′)가 기록 전류(C2′)에 의해 상부 배선 전도체(15) 주위로 유도된다. 합성 자계(M12′)의 방향은 하부 배선 전도체(11) 및 상부 배선 전도체(15)에 평행한 면에서 도 3에 표시된 두 개의 자계(M1 및 M2′)에 의해 형성된다. 도 3에 도시된 합성 자계(M12′)의 방향은 도2에 도시된 합성 자계(M12)의 방향을 하부 배선 전도체(11) 및 상부 배선 전도체(15)에 평행한 면에서 90도로 회전하여 결정된 방향에 대응한다. 그 결과, 메모리 셀(10)의 저장층(14)의 자성 방향은 도 3에 도시된 바와 같이 층(12)의 자성 방향에 대향, 즉, 역으로 평행하게 된다.
상기와 같은 방법에서 "0" 또는 "1"의 값이 메모리 셀(10)에 저장될 수 있다.
물론, 기록 전류(C1)의 방향을 고정하며 기록 전류(C2)의 방향을 전환하는 방법이 기재되었지만, 기록 전류(C2)의 방향을 고정하며 기록 전류(C1)의 방향을 전환하는 방법이 동일한 효과를 얻기 위해 대신 사용될 수 있다.
"0" 또는 "1"의 값을 갖는 정보가 하기와 같이 판독(재생)된다. 도 4에 도시된 바와 같이, 소정의 전압이 하부 배선 전도체(11)와 상부 배선 전도체(15) 사이에 인가되어 판독 전류(C3)가 메모리 셀(10)을 통하여 하부 배선 전도체(11)로부터 상부 배선 전도체(15)로 흐르도록 한다. 판독 전류(C3)는 도 4에 도시된 바와 같은 경로를 따라 흐른다. 판독 전류(C3)의 방향은 도 4에 표시된 것과 반대일 수 있다.
이러한 경우에, 하부 배선 전도체(11)와 상부 배선 전도체(15) 사이에 인가된 전압은 층(12) 및 저장층(14)을 통해 절연층(13)에 영향을 미친다. 절연층(13)에서 양자 역학 터널링이 발생하여 저장층(14)에서 전자가 절연층(13)을 통해 층(12)으로 들어간다. 따라서, "터널링 전류"는 절연층(13)을 통해 흐르게 된다. 메모리 셀(10)의 전기 저항은 터널링 전류의 기능이다. 또한, 메모리 셀(10)의 전기 저항값은 저장층(14) 및 층(12)의 자성 방향에 따라 변한다. 즉, 저장층(14) 및층(12)의 자성 방향이 평행할 때(저장 값이 "0"일 때) 메모리 셀(10)의 전기 저항은 최소이고, 저장층(14) 및 층(12)의 자성 방향이 역으로 평행할 때(저장 값이 "2"일 때) 최대이다.
따라서, 메모리 셀(10)에 저장된 정보의 판독(재생)은 메모리 셀(10)을 통하는 터널링 전류(즉, 판독 전류(C3))의 값을 감지함에 의해 실행된다. 절연층(13)의 전기 저항은 저장층(14)에 저장된 정보의 값이 "0"인 상태 및 저장층(14)에 저장된 정보의 값이 "1"인 상태 사이에서 10 내지 40% 변하게 된다.
메모리 셀(10)에서, 정보는 유도된 자계에 의해 기록되고, "터널링 MR 효과"를 사용하여 재생된다. 따라서, 저장되어야하는 정보의 기록 및 저장된 정보의 판독 각각은 하부 배선 전도체(11) 및 상부 배선 전도체(15)를 통해 수행된다. 따라서, 거대 자기저항(GMR) 효과가 사용되는 장치에서와 같이 저장된 정보를 판독하기 위한 전극은 필요하지 않고, GMR을 사용하는 경우에 비해 전극 구조가 단순하게 될 수 있다.
본 발명의 실시예를 나타내며 도 1에 도시된 구조를 갖는 메모리 셀(10)을 사용하여 구성된 MRAM을 도 5를 참조하여 설명한다.
도 5에 도시된 바와 같이, MRAM은 하나의 층에서 사이에 소정의 거리를 두고 서로 평행으로 배치된 다수의 하부 배선 전도체(11)를 갖는다. MRAM은 하나의 층(상부 배선층)에서 사이에 소정의 거리를 두고 서로 평행으로 배치된 다수의 상부 배선 전도체(15)도 갖는다. 하부 배선층 및 상부 배선층은 상-하 방향에서 소정의 거리로 서로 떨어져있다. 다수의 하부 배선 전도체(11)가 확장되는 방향은 다수의상부 배선 전도체(15)가 확장하는 방향에 수직이다. 따라서, 하부 배선 전도체(11) 및 상부 배선 전도체(15)는 매트릭스 형으로 형성된다. 다수의 하부 배선 전도체(11)는 각각 워드선(W1 내지 Wn)으로서 사용되고, 다수의 상부 배선 전도체(15)는 각각 비트선(B1 내지 Bm)으로서 사용된다. 워드선은 로우 디코더 및 제 1의 전류 전원 회로(도시되지 않음)에 결합된다. 로우 디코더는 로우 어드레스에 대응하는 워드선 중 하나를 선택한다. 제 1의 전원 회로는 기록 전류 또는 판독 전류를 선택된 워드선에 공급한다. 비트선은 컬럼 디코더 및 제 2의 전원 회로(도시되지 않음)에 결합된다. 컬럼 디코더는 컬럼 어드레스에 대응하는 비트선 중 하나를 선택한다. 제 2의 전원 회로는 선택된 비트선에 기록 전류를 공급한다.
다수의 메모리 셀(10)은 하부 배선 전도체(11; 워드선)와 상부 배선 전도체(15; 비트선)의 각 교차점에 위치한다. 따라서, 메모리 셀(10)도 매트릭스형으로 배치된다.
정보를 판독하거나 정보를 기록하기 위해 선택된 메모리 셀(10) 중 하나를 선정하기 위해, 다수의 하부 배선 전도체(11; 워드선 W1 내지 Wn)중 하나가 선택되고, 동시에 다수의 상부 배선 전도체(15; 비트선 B1 내지 Bm)중 하나가 선택된다. 이러한 방법으로, 임의의 바람직한 메모리 셀(10)이 쉽게 선정될 수 있다. 선정된 메모리 셀(10)에 "0" 값의 정보를 기록하는 것은 도 6에 도시된 바와 같이, 선택된 하부 배선 전도체(11; 워드선(W2))에 기록 전류(C1)를 공급하고, 선택된 상부 배선 전도체(15; 비트선(B2))에 기록 전류(C2)를 동시에 공급함으로써 수행될 수 있다. "1" 값의 정보를 기록하는 것은 선택된 하부 배선 전도체(11; 워드선(W2))에 기록전류를 공급하고, 선택된 상부 배선 전도체(15; 비트선(B2))에 기록 전류(C2)와 반대 방향의 기록 전류(C2′)를 동시에 공급함으로써 수행될 수 있다. 또한, 선정된 메모리 셀(10)로부터 정보를 판독하는 것은 도 4에 기재된 바와 같이, 메모리 셀(10)을 경유하여 선택된 하부 배선 전도체(11; 워드선) 및 선택된 상부 배선 전도체(15; 비트선)를 통해 흐르는 판독 전류(C3)에 의해 수행된다.
도 1에 도시된 구조를 갖는 메모리 셀(10)을 사용하여 구성된 본 발명의 제 1의 실시예의 MRAM 제조 방법은 도 7a 내지 7i를 참조하여 설명된다. 실제로는 다수의 메모리 셀이 제조되지만 용이하게 설명하기 위해, 단 두 개의 메모리 셀(10)의 제조만을 기재한다.
우선, 도 7a에 도시된 바와 같이, n-형(또는 p-형) 소스 영역(2a) 및 n-형(또는 p-형) 드레인 영역(2b)이 p-형(또는 n-형) 반도체 기판(1)의 주표면에 형성된다. 소스 영역(2a)과 드레인 영역(2b) 사이에서, 게이트 절연막(3)은 반도체 기판(1)의 주표면 상에 형성된다. 또한, 게이트 전극(4)은 게이트 절연막(3) 상에 형성된다. 그 후, 제 1의 층간 절연막(6)이 반도체 기판의 주표면 상에 형성되어 게이트 절연막(3) 및 게이트 전극(4)을 피복한다. 제 1의 층간 절연막(6)은 반도체 기판(1)의 전체 표면을 피복한다.
그 후, 컨택트 홀(26)이 제 1의 층간 절연막(6)을 통해 형성되고, 컨택트 홀(26)에서의 공간은 도전성 재료로 채워져 컨택트 플러그(5)를 형성한다. 컨택트 플러그(5)는 그 후에 수행되는 단계에서 형성되는 메모리 셀(10)과 드레인 영역(2b) 사이에 전기적인 접속을 확정하기 위해 사용된다.
제 1의 층간 절연막(7)은 제 1의 층간 절연막(6) 상에 형성된다. 제 2의 층간 절연막(7)은 반도체 기판(1)의 전체 표면 위로 확장된다. 상기 단계가 완료된 상태가 도 7a에 도시된다.
그 후, 하부 배선 전도체(11)가 아래에 기재된 바와 같이 제 2의 층간 절연막(7) 상에 형성된다. 하부 배선 전도체(11)는 예를 들어, 구리(Cu)로 이루어진다.
도 7b에 도시된 바와 같이, 제 2의 층간 절연막(7)은 보통 포토리소그래피 및 드라이 에칭에 의해 선택적으로 제거되어 하부 배선 전도체(11)를 형성하기 위한 다수의 개구(8)를 형성한다. 개구(8) 중 하나는 컨택트 플러그(5) 상에 중첩된다. 개구(8)에서, 제 2의 층간 절연막(7)의 표면 및 컨택트 플러그(5)의 상부단이 노출된다. 예를 들어, 제 2의 층간 절연막(7)은 SiO2로 이루어진다.
그 후, 구리막(21)이 도 7c에 도시된 바와 같이 예를 들어 스퍼터링 또는 화학적 기상 성장법(CVD)에 의해 제 2의 층간 절연막(7) 상에 형성된다. 구리막(21)의 두께는 각각의 전체 개구(8)를 삽입하기에 충분히 큰 값으로 설정된다. 구리막(21)은 반도체 기판(1)의 전체 표면위로 확장된다.
구리막(21)은 화학적 기계 연마법(CMP; chemical mechanical polishing)에 의해 연마되어 각 개구(8)의 상부단에 대응하는 레벨 위의 구리막(21)의 일부를 선택적으로 제거하여, 개구(8)에서만 구리막(21)이 남게 된다. 개구(8)에 남아있는 구리막(21)은 하부 배선 전도체(11)을 형성한다. 개구(8)에 남아있는 구리막(21)의 상부단은 제 2의 층간 절연막(7)의 표면과 높이가 동일하다. 상기 방법은"상감(damascene)"이라고 불리고, 구리막(21)이 그 속성으로 인해 리소그래피 및 에칭의 조합에 의해 바람직하게 패터닝되지 못한다는 문제점을 방지함으로써 바람직한 패턴의 배선을 얻을 수 있다는 장점을 가진다. 상기 공정이 완료된 상태는 도 7d에 도시된다.
예를 들어, 미국 특허 제 4,789,648 및 제 4,944,836호는 CMP법에 의한 배선 형성법이 기재되어 있다.
실제로, 도 7e에 도시된 바와 같이, 20nm 두께의 강자성 금속층(22), 1.5nm 두께의 절연층(23), 및 20nm 두께의 강자성 금속층(24)이 예를 들어, 스퍼터링 또는 CVD법에 의해 삽입된 하부 배선 Cu 전도체(11)를 갖는 제 2의 층간 절연막(7)상에 연속적으로 형성된다. 강자성 금속층(22), 절연층(23), 및 강자성 금속층(24)으로 형성된 적층은 도 7f에 도시된 바와 같이 포토리소그래피 및 드라이 에칭에 의해 선택적으로 제거된다. 잔여 적층부는 하부 배선 전도체(11)상에 각각 위치한다. 즉, 각각의 하부 강자성 금속층(22)은 하부 배선 전도체(11; 워드선)에 접촉한다.
실제로, 도 7g에 도시된 바와 같이, 제 3의 층간 절연막(19)은 제 2의 층간 절연막(7)상에 형성된다. 예를 들어, 제 3의 층간 절연막(19)은 SiO2로 이루어진다. 제 3의 층간 절연막(19)은 강자성 금속층(22), 절연층(23), 및 강자성 금속층(24)으로 이루어진 적층 사이의 제 2의 층간 절연막(7)상에 형성된다. 적층의 상부단은 제 3의 층간 절연막(19)의 표면과 높이가 동일하다. 상기 구조는 상기 상감법을 사용하여 실현될 수 있다. 즉, 제 3의 층간 절연막(19)은 제 2의 층간 절연막(7) 상에 형성되어 강자성 금속층(22), 절연층(23) 및 강자성 금속층(24)으로 구성된 적층을 피복한 후, 제 3의 층간 절연막(19)은 CMP법에 의해 연마되어 선택적으로 제거된다. 상기 공정이 완료된 상태는 도 7g에 도시된다.
또한, 도 7h에 도시된 바와 같이, 알루미늄막(25)은 강자성 금속층(22), 절연막(23), 및 강자성 금속층(24)으로 구성된 적층이 삽입된 제 3의 층간 절연막(19) 상에 형성된다. 이 때, 알루미늄막(25)은 제 3의 층간 절연막(19)의 표면에 노출된 강자성 금속층(24)에 접촉한다. 따라서, 포토레지스트막(20)은 알루미늄막(25) 상에 형성되고, 보통 포토리소그래피에 의해 패터닝된다. 알루미늄막(25)은 마스크로서 패터닝된 포토레지스트막(20)을 사용한 드라이 에칭에 의해 선택적으로 제거된다. 각각의 상부 배선 전도체(15)는 상기 에칭 후에 제 3의 절연막(19) 상에 남아있는 알루미늄막에 의해 형성된다. 상기 공정이 완료된 상태는 도 7i에 도시된다.
상기 공정에 의해, 도 1에 도시된 메모리 셀(10)을 갖고 도 5에 도시된 구조를 갖는 MRAM이 제조된다.
상기로부터 명확히 이해할 수 있듯이, 본 발명의 실시예에서의 MRAM은 구리(Cu)로 이루어진 다수의 하부 배선 전도체(11) 및 알루미늄(Al)으로 구성된 다수의 상부 배선 전도체(15)를 갖는다. 즉, 하부 배선 전도체(11)는 상부 배선 전도체(15)의 전도성 물질(Al)보다 장기 신뢰도가 높고 특정 저항이 낮은 전도성 물질(Cu)로 구성된다. 따라서, 하부 배선 전도체(11)의 부분적인 면적이 증가(하부 배선 전도체(11)의 폭과 두께 양쪽 또는 폭 또는 두께가 증가)하거나 장기 신뢰성에 어떠한 문제도 발생하지 않고 상부 배선 전도체(15)를 통해 흐르는 전류에 비해 하부 배선 전도체(11) 각각을 통해 흐르는 전류가 증가하도록 할 수 있다. 이러한 방법에서, 두 개의 배선 전도체(11 및 15)를 통해 흐르는 전류에 의해 각 메모리 셀(10)의 저장층(14)에서 발생된 유도된 자계의 강도가 동일해질 수 있다.
각각의 하부 배선 전도체(11)의 부분 면적이 증가할 필요가 없으므로, 배선 전도체(11 및 15) 및 메모리 셀(10)의 레이아웃의 불균형이 발생하지 않는다. 따라서, 레이아웃과 관련된 어떠한 문제도 발생하지 않는다. 즉, 최적화된 셀 어레이 설계가 이루어질 수 있다.
구리로 이루어진 다수의 하부 배선 전도체(11) 및 알루미늄으로 이루어진 다수의 상부 배선 전도체(15)가 메모리 셀(10)의 적어도 매트릭스 어레이에 사용된다면, 본 발명의 효과를 얻을 수 있다. 즉, 메모리 셀(10)의 매트릭스 어레이를 구동하기 위한 주변 회로에서, 하부 및 상부 배선 전도체는 종래의 배선에서와 같이 동일한 전도성 재료(예를 들어, 알루미늄)로 이루어진다. 그러나, 본 발명은 이러한 구조에 한정되지 않는다.
예를 들어, 메모리 셀(10)의 매트릭스 어레이의 상기 구조와 동일한 구조가 메모리 셀(10)의 매트릭스 어레이를 구동하기 위한 주변 회로에 대해 사용될 수도 있다. 이러한 배치는 (i) 배선 레이아웃의 자유도를 증가시키고, (ⅱ) 전체 MARM의 동작 성능을 향상시키며 상기 실시예의 효과를 얻을 수 있다는 장점을 갖는다.
물론, 상기 실시예에서 하부 배선층(11) 및 상부 배선층(15)이 각각 구리 및 알루미늄으로 이루어졌지만, 본 발명에 따른 배선 재료는 이에 한정되지 않는다.하부 배선층(11)의 재료가 상부 배선층(15)보다 장기 신뢰성이 높고 특정 저항이 낮은 다른 재료가 사용될 수 있다. 예를 들어, 하부 배선층(11)은 주 구성요소가 구리인 전도성 물질(50% 이상의 구리를 포함하는 물질; 예를 들어 CuAl)로 이루어지고, 상부 배선층(15)은 주 구성요소가 알루미늄인 전도성 물질(50% 이상의 알루미늄을 포함하는 물질)로 이루어진다.
본 발명의 요점에 따르면, 측면선(lateral line)이 대칭적으로 형성되도록 메모리 셀이 형성되고 저장층 및 층 사이의 위치 관계가 반대로 된 경우에, 즉, 저장층이 하부 배선에 접속되고 층이 상부 배선에 접속되면, 상부 배선층의 재료로 하부 배선층의 재료보다 장기 신뢰성 및 특정 저항이 높은 배선 재료가 선택될 수 있다. 이러한 방법으로 상기 실시예에서와 동일한 효과를 얻을 수 있다.
상술한 바와 같이, 비휘발성 자기 저장 장치 및 저장 장치의 제조 방법에서, 메모리 셀의 대향측 상의 두 개의 배선 전도체를 통해 흐르는 전류에 의해 각 메모리 셀의 저장층에서 발생되는 유도된 자계의 강도는 장기 신뢰성 및 레이아웃에서 어떠한 문제도 없이 서로 거의 동일하게 이루어질 수 있다. 또한, 부분 영역에서 서로 거의 동일한 상태의 두 개의 배선 전도체를 유지하며, 메모리 셀의 대향측 상의 두 개의 배선 전도체를 통해 흐르는 전류에 의해 각 메모리 셀의 저장층에서 발생되는 유도된 자계의 강도를 서로 거의 동일하게 형성할 수 있다. 또한, 최적화된 메모리 셀 어레이가 설계될 수 있다.
도 8은 본 발명에 따른 제 2의 실시예의 자기 메모리 셀을 도시한다.
상기 메모리 셀은 배선 전도체(11′)를 제외하고 도 1에 도시된 셀과 동일하다. 배선(11′)은 배선(15)와 동일한 재료로 이루어지고, 동일한 두께(TUP및 TDN)를 갖는다. 그러나, 배선(11′)의 폭(WDN)은 배선(15)의 폭(WUP)보다 넓다. 배선(11′)의 폭은 배선(15)에 비해 약 2.5배 큰 전류가 흐를 수 있도록 설정된다. 이러한 구조에 의해, 본 실시예는 제 1의 실시예와 동일한 효과를 얻을 수 있다.
도 9는 본 발명의 제 3의 실시예의 자기 메모리 셀을 도시한다.
상기 셀은 배선 전도체(11″)을 제외하고 도 1에 도시된 셀과 동일하다. 배선(11″)은 배선(15)과 동일한 재료로 이루어지고, 동일한 폭(WUP및 WDN)을 갖는다. 그러나, 배선(11′)의 두께(TDN′)는 배선(15)의 두께(TUP)보다 두껍다. 배선(11′)의 두께는 배선(15)에 비해 약 2.5배 큰 전류가 흐를 수 있도록 설정된다. 이러한 구조에 의해, 본 실시예는 제 1의 실시예와 동일한 효과를 얻을 수 있다.
도 10a 및 도 10b는 본 발명에 채택될 수 있는 다른 자기 셀의 단면도를 도시한다.
도 10a의 자기 메모리 셀에 관해서는, 경유 플러그(20)는 배선(15)과 자기층(14) 사이에 삽입된다. 배선(11)과 자기층(12) 사이에서, 제 2의 경유 플러그(21), 전도체(23), 및 제 3의 경유 플러그(22)가 마련된다. 도 10a의 셀은 도 1의 셀과 동일한 정사각형 형태를 갖는다. 배선(11)은 도 1, 도 8, 및 도 9에 기재된 수단을 채택한다.
도 10a의 자기 메모리 셀에 대해, 제 1의 경유 플러그(20)는 배선(15)과 자기층(14) 사이에 삽입된다. 배선(11)과 자기층(24) 사이에서, 제 2의 경유플러그(21), 전도체(23), 및 제 3의 경유 플러그(22)가 마련된다. 배선(24)은 메모리 셀에서 저장된 데이터를 판독하기 위해 사용되는 판독선이다. 기록 전도체(25)는 플러그(21)와 배선(24) 사이에 삽입된다. 배선(25)은 셀 내에 데이터를 기록하기 위해 사용된다. 도 10b의 플러그(21) 및 셀은 도 1의 셀과 거의 동일한 정사각형 형태를 갖는다. 배선(11)은 도 1, 도 8, 및 도 9에 기재된 수단을 채택한다.
상술한 바와 같이, 비휘발성 자기 저장 장치 및 저장 장치의 제조 방법에서, 메모리 셀의 대향측 상의 두 개의 배선 전도체를 통해 흐르는 전류에 의해 각 메모리 셀의 저장층에서 발생되는 유도된 자계의 강도는 장기 신뢰성 및 레이아웃에서 어떠한 문제도 없이 서로 거의 동일하게 이루어질 수 있다. 또한, 부분 영역에서 서로 거의 동일한 상태의 두 개의 배선 전도체를 유지하며, 메모리 셀의 대향측 상의 두 개의 배선 전도체를 통해 흐르는 전류에 의해 각 메모리 셀의 저장층에서 발생되는 유도된 자계의 강도를 서로 거의 동일하게 형성할 수 있다. 또한, 최적화된 메모리 셀 어레이가 설계될 수 있다.
본 발명은 특정 실시예에 관해 기재되었지만, 이에 한정되지 않고, 기재된 실시예의 다양한 변형예등이 숙련된 기술자에 의해 실현될 수 있다. 따라서, 본 발명의 범주 내에서 첨부된 청구항에 의해 어떠한 변형예 또는 실시예가 실현될 수 있다.
Claims (20)
- 제 1의 방향으로 확장하고 제 1의 층 레벨에 형성되며, 제 1의 저항성(resistivity) 및 제 1의 신뢰성(reliability)을 갖는 다수의 제 1의 배선 전도체;상기 제 1의 방향과 다른 제 2의 방향으로 확장하고 제 2의 층 레벨에 형성되며, 상기 제 1의 신뢰성보다 높은 제 2의 신뢰성을 갖고 상기 제 1의 저항성보다 낮은 제 2의 저항성을 갖는 다수의 제 2의 배선 전도체; 및상기 제 1의 배선 전도체과 상기 제 2의 배선 전도체의 교점에 위치하는 다수의 자기 메모리 셀을 포함하고,상기 자기 메모리 셀 각각은 상기 제 1의 배선 전도체의 측면 상에 위치하고 자성 방향이 변할 수 있는 제 1의 강자성층, 상기 제 2의 배선 전도체의 측면 상에 위치하고 자성 방향이 고정된 제 2의 강자성층, 및 상기 제 1의 강자성층과 제 2의 강자성층 사이에 위치하는 비-강자성층을 포함하는 것을 특징으로 하는 자기 메모리 장치.
- 제 1항에 있어서,상기 메모리 셀은 터널 자기저항(TMR) 메모리 셀인 것을 특징으로 하는 자기 메모리 장치.
- 제 1항에 있어서,상기 제 1의 배선 전도체는 주 구성요소로서 알루미늄을 포함하고, 상기 제 2의 배선 전도체는 주 구성요소로서 구리를 포함하는 것을 특징으로 하는 자기 메모리 장치.
- 제 3항에 있어서,서로 평행하거나 역으로 평행한 상기 층의 자성 방향 및 상기 저장층의 자성 방향에 의해 변할 수 있는 전기 저항값을 사용하여 상기 메모리 셀 각각으로부터 2진 정보가 재생되는 것을 특징으로 하는 자기 메모리 장치.
- 제 1의 방향으로 확장하고 주 구성요소로서 구리를 포함하는 제 1의 배선 전도체;상기 제 1의 방향과 다른 제 2의 방향으로 확장하고 주 구성요소로서 알루미늄을 포함하는 제 2의 배선 전도체; 및상기 제 1의 배선 전도체에 근접하고 상기 제 2의 배선 전도체와 떨어져서 배치된 고정 강자성층, 상기 제 2의 배선 전도체에 근접하고 상기 제 1의 배선 전도체와 떨어져서 배치된 자유 강자성층, 및 상기 고정 강자성층과 자유 강자성층 사이에 위치하는 비-자기층을 포함하며, 상기 제 1 및 제 2의 배선 전도체 사이에 결합되는 것을 특징으로 하는 자기 메모리 셀을 포함하는 것을 특징으로 하는 자기 메모리 장치.
- 제 5항에 있어서,상기 셀은 TMR 셀인 것을 특징으로 하는 자기 메모리 장치.
- 제 1의 배선층;상기 제 1의 배선층과 다른 제 2의 배선층; 및상기 제 1의 배선층에 결합된 제 1의 자기막, 상기 제 2의 배선층에 결합된 제 2의 자기막, 및 상기 제 1의 자기막과 제 2의 자기막 사이에 삽입된 비-자기막을 포함하며, 상기 제 1의 배선층과 제 2의 배선층 사이에 배치되는 자기 메모리 셀을 포함하는 것을 특징으로 하는 자기 메모리 장치.
- 제 7항에 있어서,상기 제 1의 배선층은 교차부에서 제 1의 폭 및 제 1의 길이를 갖고 주 구성요소로서 제 1의 재료를 포함하며, 상기 제 2의 배선층은 교차부에서 제 2의 폭 및 제 2의 길이를 갖고 주 구성요소로서 제 2의 재료를 포함하는 것을 특징으로 하는 자기 메모리 장치.
- 제 8항에 있어서,상기 제 1의 길이는 상기 제 2의 길이와 거의 동일하고, 상기 제 1의 폭은 상기 제 2의 폭과 거의 동일하며, 상기 제 1의 재료는 상기 제 2의 재료와 다른 것을 특징으로 하는 자기 메모리 장치.
- 제 9항에 있어서,상기 제 1의 재료는 구리이고, 상기 제 2의 재료는 알루미늄인 것을 특징으로 하는 자기 메모리 장치.
- 제 10항에 있어서,상기 제 1 및 제 2의 자기막 및 비-자기막 각각의 형태는 거의 정사각형인 것을 특징으로 하는 자기 메모리 장치.
- 제 11항에 있어서,상기 제 1의 자기막은 고정막이고, 상기 제 2의 자기막은 자유막인 것을 특징으로 하는 자기 메모리 장치.
- 제 8항에 있어서,상기 제 1의 재료는 상기 제 2의 재료와 동일하고, 상기 제 1의 폭 및 길이 중 하나는 상기 제 2의 폭 및 길이 중 하나보다 큰 것을 특징으로 하는 자기 메모리 장치.
- 제 13항에 있어서,상기 제 1의 폭은 상기 제 2의 폭보다 크고, 상기 제 1의 길이는 상기 제 2의 길이와 동일한 것을 특징으로 하는 자기 메모리 장치.
- 제 13항에 있어서,상기 제 1의 길이는 상기 제 2의 길이보다 크고, 상기 제 1의 폭은 상기 제 2의 폭과 동일한 것을 특징으로 하는 자기 메모리 장치.
- 제 7항에 있어서,상기 제 1의 배선층의 최대 전류량은 상기 제 2의 배선층보다 약 2.5배 큰 것을 특징으로 하는 자기 메모리 장치.
- 제 1의 저항성을 가지며 제 1의 기록 전류를 흐를 수 있도록 하는 제 1의 배선 전도체;제 2의 저항성을 가지며 제 2의 기록 전류를 흐를 수 있도록 하는 제 2의 배선 전도체; 및고정 자기막, 자유 자기막, 및 비-자기막을 포함하며 상기 제 1 및 제 2의 배선 전도체 사이에 위치하는 자기 메모리 셀을 포함하고,기록 데이터가 상기 셀 내에 기록될 때, 상기 제 1의 기록 전류는 상기 제 2의 기록 전류보다 큰 것을 특징으로 하는 자기 메모리 장치.
- 제 17항에 있어서,상기 제 1의 저항성은 상기 제 2의 저항성과 동일한 것을 특징으로 하는 자기 메모리 장치.
- 제 17항에 있어서,상기 제 1의 저항성은 상기 제 2의 저항성과 다른 것을 특징으로 하는 자기 메모리 장치.
- 제 17항에 있어서,상기 제 1의 배선 전도체는 상기 고정층에 근접하고 상기 자유층과 떨어지며, 상기 제 2의 배선 전도체는 상기 자유층에 근접하고 상기 고정층과 떨어져있는 것을 특징으로 하는 자기 메모리 장치.
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