KR20010008839A - 반도체 장치의 셀프-얼라인 콘택 형성방법 - Google Patents

반도체 장치의 셀프-얼라인 콘택 형성방법 Download PDF

Info

Publication number
KR20010008839A
KR20010008839A KR1019990026868A KR19990026868A KR20010008839A KR 20010008839 A KR20010008839 A KR 20010008839A KR 1019990026868 A KR1019990026868 A KR 1019990026868A KR 19990026868 A KR19990026868 A KR 19990026868A KR 20010008839 A KR20010008839 A KR 20010008839A
Authority
KR
South Korea
Prior art keywords
layer
forming
self
nitride
etch stop
Prior art date
Application number
KR1019990026868A
Other languages
English (en)
Inventor
김성환
황재희
정용진
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990026868A priority Critical patent/KR20010008839A/ko
Publication of KR20010008839A publication Critical patent/KR20010008839A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치의 셀프-얼라인 콘택 형성방법이 개시되어 있다. 반도체 기판의 상부에 액티브 영역과 필드 영역을 형성하고, 기판의 상부에 게이트들을 형성한다. 결과물의 상부에 제1 질화막층을 형성하고, 제1 질화막층의 상부에 폴리실리콘으로 이루어진 식각 저지층을 형성한다. 식각 저지층의 상부에 산화막으로 이루어진 층간 절연층을 형성하고, 층간 절연층의 상부에 콘택이 형성되어질 영역을 정의하도록 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 이용하여 층간 절연층을 식각하고, 노출된 식각 저지층을 식각한다. 포토레지스트 패턴을 제거하고, 노출된 제1 질화막층을 식각하여 게이트들 사이의 상기 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성한다. 산화막과 폴리실리콘과의 식각 선택비를 이용하여 셀프-얼라인 콘택을 형성할 수 있다.

Description

반도체 장치의 셀프-얼라인 콘택 형성방법{Method of forming self-aligned contacts in semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 산화막과 폴리실리콘 간의 식각 선택비를 이용하는 반도체 장치의 셀프-얼라인 콘택 형성방법에 관한 것이다.
반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있으며 배선의 넓이(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 특히, 반도체 기판 내에 형성되어 있는 고립된 소자 영역들을 고전도성 박막을 사용하여 연결시키는 콘택(contact)의 형성은 얼라인 마진이나 소자분리 마진 등을 확보하면서 이루어져야 하므로, 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 따라서, 다이내믹 랜덤 억세스 메모리(dynamic random access memory; DRAM)와 같은 메모리 장치에 있어서, 콘택은 메모리 셀의 크기를 결정하는 주요 요인으로 작용한다.
최근에는 0.18μm 이하의 디자인-룰을 사용하는 반도체 공정 기술이 급속히 발전하고 있는데, 기존의 콘택 형성 방법으로는 미세한 크기의 콘택홀을 형성하기가 어렵다. 더욱이, 여러층의 도전층을 사용하는 메모리 장치에서는 층간 절연층에 의해 도전층과 도전층 간의 높이가 더욱 높아지므로 도전층들 간에 콘택을 형성하는 공정이 매우 어려워진다. 이에 따라, 메모리 셀과 같이 디자인 룰에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 셀 면적을 축소시키기 위하여 셀프-얼라인 방법으로 콘택을 형성하는 방법이 개발되었다.
셀프-얼라인 콘택 공정은 주변 구조물의 단차를 이용하여 콘택홀을 형성하는 방법으로서, 주변 구조물의 높이, 콘택이 형성될 위치에서의 절연층의 두께 및 식각 방법 등에 의해 다양한 크기의 콘택홀을 마스크의 사용없이 형성할 수 있다. 따라서, 셀프-얼라인 콘택 공정의 가장 큰 장점은 얼라인 마진을 필요로 하지 않으면서 미세 콘택홀을 형성할 수 있다는 것이다.
현재 가장 많이 사용되고 있는 셀프-얼라인 콘택 공정은 이방성 식각 공정에 대한 산화막과 질화막 간의 선택비를 이용하여 콘택홀을 형성하는 것이다. 산화막과 질화막 간의 선택비를 이용하는 셀프-얼라인 콘택 공정을 진행하기 위해서는 C4F8과 같은 포토레지스트나 질화막에 대한 높은 선택비를 갖는 에천트(etchant)가 필요할 뿐만 아니라, 고밀도 플라즈마 및 높은 DC 바이어스를 얻을 수 있는 설비가 필요하다. 따라서, 산화막과 질화막 간의 선택비를 이용하는 셀프-얼라인 콘택 공정은 설비에 대한 신규 투자를 증가시켜 원가를 상승시키는 원인이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 산화막과 폴리실리콘 간의 식각 선택비를 이용하는 반도체 장치의 셀프-얼라인 콘택 형성방법을 제공하는데 있다.
도 1 내지 도 5는 본 발명의 제1 실시예에 의한 반도체 장치의 셀프-얼라인 콘택 형성방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제2 실시예에 의한 반도체 장치의 셀프-얼라인 콘택 형성방법을 설명하기 위한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 101 : 액티브 영역
102 : 필드 영역 104 : 게이트 산화막층
109 : 게이트 110 : 산화막층
112 : 산화막 스페이서 114 : 소오스/드레인 영역
116 : 제1 질화막층 118 : 폴리실리콘층
120 : 층간 절연층 122 : 포토레지스트 패턴
123 : 산화막층 124 : 제2 질화막층
125 : 질화막 스페이서 126 : 셀프-얼라인 콘택홀
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 액티브 영역과 필드 영역을 형성하는 단계; 상기 반도체 기판의 상부에 게이트들을 형성하는 단계; 상기 게이트들이 형성된 결과물의 상부에 제1 질화막층을 형성하는 단계; 상기 제1 질화막층의 상부에 폴리실리콘으로 이루어진 식각 저지층을 형성하는 단계; 상기 식각 저지층의 상부에 산화막으로 이루어진 층간 절연층을 형성하는 단계; 상기 층간 절연층의 상부에 콘택이 형성되어질 영역을 정의하도록 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 상기 층간 절연층을 식각하고, 노출된 식각 저지층을 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 그리고 노출된 상기 제1 질화막층을 식각하여 상기 게이트들 사이의 상기 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법을 제공한다.
바람직하게는, 셀프-얼라인 콘택홀을 형성하는 단계 전에, 결과물의 상부에 제2 질화막층을 증착하는 단계, 및 제2 질화막층을 스페이서 에치(spacer etch)하는 단계를 더 구비한다.
바람직하게는, 제2 질화막층을 증착하는 단계 전에, 식각 저지층을 산화시켜 산화막층을 형성하는 단계를 더 구비한다.
상술한 바와 같이 본 발명에 의하면, 산화막과 폴리실리콘 간의 식각 선택비를 이용함으로써 설비에 대한 신규 투자없이 현 설비의 공정 능력 내에서 셀프-얼라인 콘택을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 5는 본 발명의 제1 실시예에 의한 반도체 장치의 셀프-얼라인 콘택 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, P형 반도체 기판(100) 상에 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정 또는 얕은 트렌치 소자분리(shallow trench isolation; STI) 공정을 실시하여 기판(100)을 액티브 영역(101)과 필드 영역(102)으로 구분한다.
이어서, 기판(100)의 상부에 열산화 공정을 통해 게이트 산화막층(104)을 성장시킨 후, 그 위에 폴리실리콘층(106)을 증착하고 이를 N형 불순물로 도핑시킨다. 폴리실리콘층(106)의 상부에 텅스텐 실리사이드층(108) 및 산화막층(110)을 순차적으로 증착한 후, 사진식각 공정을 통해 산화막층(110), 텅스텐 실리사이드층(108) 및 폴리실리콘층(106)을 패터닝하여 폴리사이드 구조의 게이트(109)를 형성한다.
이어서, 게이트(109)가 형성된 결과물의 상부에 산화막이나 질화막을 증착하고 이를 스페이서 에치함으로써 게이트(109)의 양 측벽에 스페이서(112)를 형성한다. 스페이서(112) 및 게이트(109)를 이온주입 마스크로 이용하여 액티브 영역(101)의 표면에 불순물을 이온주입함으로써 소오스/드레인 영역(114)을 형성한다.
이어서, 결과물의 상부에 제1 질화막층(116)을 얇게 증착한 후, 그 상부에 도핑되지 않은(undoped) 폴리실리콘층(118)을 증착한다. 폴리실리콘층(118)은 후속 공정에서 층간 절연층으로 사용될 BPSG막 내의 보론(B)과 인(P)이 기판(100)으로 확산되는 것을 방지할 뿐만 아니라, 후속하는 셀프-얼라인 콘택 형성을 위한 식각 공정시 식각 저지층으로 작용하여 게이트(109)를 보호하는 역할을 한다.
이어서, 폴리실리콘층(118)의 상부에 BPSG막을 도포한 후 이를 플로우(flow)시켜 평탄화된 층간 절연층(120)을 형성한다. 층간 절연층(120)의 상부에 포토레지스트를 도포하고 이를 노광 및 현상함으로써 콘택이 형성될 영역을 정의하도록 포토레지스트 패턴(122)을 형성한다.
도 2를 참조하면, 포토레지스트 패턴(122)을 식각 마스크로 이용하면서 CF4나 CHF3와 같은 산화막 에천트를 사용하여 층간 절연층(120)을 식각한다. 이때, 층간 절연층(120)의 하부에 존재하는 폴리실리콘층(118)이 식각 저지층으로 작용하게 된다.
도 3을 참조하면, 폴리실리콘 에천트를 이용하여 층간 절연층(120)의 식각에 의해 노출되어진 폴리실리콘층(118)을 식각한다. 이때, 기판(100)이 피팅(pitting)되는 것을 방지하기 위하여 제1 질화막층(116)과의 선택비가 높은 조건으로 식각을 진행한다.
도 4를 참조하면, 에싱 및 스트립 방법에 의해 포토레지스트 패턴(122) 및 포토레지스트 패턴(122)의 측벽에 생성된 폴리머를 제거한다. 이어서, 결과물의 상부에 제2 질화막층(124)을 증착한다.
도 5를 참조하면, 제2 질화막층(124)을 스페이서 에치한다. 이때, 콘택 영역에 노출되어 있던 제1 질화막층(116)이 함께 식각되어 콘택 영역의 측벽에 질화막 스페이서(125)가 형성된다. 질화막 스페이서(125)는 콘택 영역에 노출되어 있는 폴리실리콘층(118)을 절연시키는 역할을 한다.
상술한 스페이서 에치 공정이 완료되면, 셀 영역의 소오스/드레인 영역(114)을 노출시키는 셀프-얼라인 콘택홀(126)이 형성된다.
도 6은 본 발명의 제2 실시예에 의한 반도체 장치의 셀프-얼라인 콘택 형성방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 상술한 제2 실시예와 동일한 방법으로 콘택 영역의 층간 절연층(120) 및 폴리실리콘층(118)을 식각해낸 후, 포토레지스트 패턴을 제거한다. 이어서, 결과물의 상부에 산화 공정을 실시하여 콘택 영역의 측벽에 노출되어 있는 폴리실리콘층(118)을 산화시킴으로써 산화막층(123)을 형성한다.
이어서, 산화막층(123)이 형성된 결과물의 상부에 제2 질화막층을 증착하고 이를 스페이서 에치하여 콘택 영역의 측벽에 질화막 스페이서(125)를 형성한다.
상술한 본 발명의 제2 실시예에 의하면, 질화막 스페이서(125)에 의해 폴리실리콘층(118)이 완전히 절연되지 못할 경우를 고려하여 폴리실리콘층(118)을 산화시켜 형성한 산화막층(123)과 질화막 스페이서(125)에 의해 셀프-얼라인 콘택홀(126)의 측벽에 노출되어 있는 폴리실리콘층(118)을 절연시킨다. 따라서, 인접한 셀 영역에서 식각 저지층으로 사용된 폴리실리콘층(118)에 의한 브리지(bridge) 발생을 방지할 수 있다.
상술한 바와 같이 본 발명의 셀프-얼라인 콘택 형성방법에 의하면, 산화막과 폴리실리콘막 간의 식각 선택비를 이용하여 설비에 대한 신규 투자없이 현 설비의 공정 능력 내에서 셀프-얼라인 콘택을 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 반도체 기판의 상부에 액티브 영역과 필드 영역을 형성하는 단계;
    상기 반도체 기판의 상부에 게이트들을 형성하는 단계;
    상기 게이트들이 형성된 결과물의 상부에 제1 질화막층을 형성하는 단계;
    상기 제1 질화막층의 상부에 폴리실리콘으로 이루어진 식각 저지층을 형성하는 단계;
    상기 식각 저지층의 상부에 산화막으로 이루어진 층간 절연층을 형성하는 단계;
    상기 층간 절연층의 상부에 콘택이 형성되어질 영역을 정의하도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 층간 절연층을 식각하고, 노출된 상기 식각 저지층을 식각하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 그리고
    노출된 상기 제1 질화막층을 식각하여 상기 게이트들 사이의 상기 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
  2. 제1항에 있어서, 상기 셀프-얼라인 콘택홀을 형성하는 단계 전에, 결과물의 상부에 제2 질화막층을 증착하는 단계, 및 상기 제2 질화막층을 스페이서 에치하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
  3. 제2항에 있어서, 상기 제2 질화막층을 증착하는 단계 전에, 상기 식각 저지층을 산화시켜 산화막층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
KR1019990026868A 1999-07-05 1999-07-05 반도체 장치의 셀프-얼라인 콘택 형성방법 KR20010008839A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990026868A KR20010008839A (ko) 1999-07-05 1999-07-05 반도체 장치의 셀프-얼라인 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990026868A KR20010008839A (ko) 1999-07-05 1999-07-05 반도체 장치의 셀프-얼라인 콘택 형성방법

Publications (1)

Publication Number Publication Date
KR20010008839A true KR20010008839A (ko) 2001-02-05

Family

ID=19599372

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990026868A KR20010008839A (ko) 1999-07-05 1999-07-05 반도체 장치의 셀프-얼라인 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR20010008839A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467023B1 (ko) * 2002-10-31 2005-01-24 삼성전자주식회사 자기 정렬 접촉 구조 및 그 형성 방법
KR100745058B1 (ko) * 2001-06-27 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 셀프 얼라인 콘택홀 형성방법
US9673303B2 (en) 2014-08-08 2017-06-06 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745058B1 (ko) * 2001-06-27 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 셀프 얼라인 콘택홀 형성방법
KR100467023B1 (ko) * 2002-10-31 2005-01-24 삼성전자주식회사 자기 정렬 접촉 구조 및 그 형성 방법
US9673303B2 (en) 2014-08-08 2017-06-06 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Similar Documents

Publication Publication Date Title
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
JP2007329501A (ja) 半導体装置の自己整列コンタクト形成方法
KR100383325B1 (ko) 셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및그 형성방법
US5985711A (en) Method of fabricating semiconductor device
KR100334572B1 (ko) 반도체 장치의 자기정렬 콘택 형성 방법
KR20010008839A (ko) 반도체 장치의 셀프-얼라인 콘택 형성방법
KR20020096550A (ko) 반도체 소자 및 그 제조방법
KR20020002680A (ko) 반도체소자의 제조방법
KR100303318B1 (ko) 반도체 소자의 자기정렬 콘택홀 형성방법
KR20000045437A (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR100772077B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100400321B1 (ko) 반도체소자의 형성방법
KR20040008600A (ko) 반도체 메모리 소자의 콘택홀 형성방법
KR100244266B1 (ko) 반도체 소자의 격리영역 형성방법
KR100277883B1 (ko) 반도체 소자의 제조 방법
KR100277861B1 (ko) 반도체 소자의 플러그 형성방법
KR100361765B1 (ko) 반도체소자의 제조방법
KR20010063771A (ko) 반도체소자의 소자분리막 형성방법
KR19990074636A (ko) 반도체소자의 콘택 형성방법
KR20000039691A (ko) 반도체장치의 콘택홀 형성방법
KR20020037851A (ko) 비트라인을 갖는 반도체 장치 및 그의 제조 방법
KR19990003905A (ko) 반도체 소자의 형성 방법
KR20060038242A (ko) 반도체 소자 제조 방법
KR19990057861A (ko) 필드산화막의 에지에서의 누설전류를 방지하기 위한 방법
KR20000042655A (ko) 반도체 소자의 플러그 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid