KR20020056010A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 금속배선 형성시 함몰(dishing) 현상을 방지하여 금속배선의 전류 전도 능력을 향상시킴과 동시에 이후 공정을 용이하게 할 수 있도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 확산 방지막 및 구리막을 차례로 형성하는 단계와, 상기 구리막을 평탄화하는 단계와, 상기 확산 방지막을 앤드 포인트로 하여 구리막의 전면에 CMP 공정을 실시하여 상기 트랜치의 내부에 금속배선을 형성하는 단계와, 상기 반도체 기판의 전면에 Cl2+ BCl3플라즈마를 이용한 건식 식각으로 노출된 확산 방지막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 금속배선 형성방법{method for forming metal line of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 함몰(dishing) 현상을 방지하는제 적당한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 집적 회로의 집적도의 증가는 상호 연결(interconnection)을 형성하기 위한 칩의 표면 부족의 원인이 된다.
소자의 크기가 감소함에 따라, 더 많은 배선(wiring lines) 요구를 충족시키기 위해서, 다층 상호 연결 디자인이 IC 공정에 요구된다.
다층 상호 연결은 3차원 배선 구조이다. 다층 상호 연결 구조를 형성하기 위해서, 반도체 기판 상의 MOS(Metal Oxide Semiconductor) 트랜지스터의 소오스/드레인 영역에 연결되는 제 1 금속 배선이 먼저 형성되고, 다음 상기 제 1 금속 배선과 연결되는 제 2 금속 배선이 형성된다. 금속 배선들은 금속 내지 폴리 실리콘 등의 도전 물질로 형성된다. 필요하다면, 두 층 이상의 금속 배선들이 형성된다.
그러나, 딥 서브 마이크론 이하의 크기를 갖는 IC 소자에 있어서, 종래 이중 다마신 기술은 만족스럽지 못하다. 예를 들어, 종래 콘택 플러그 형성을 위한 필링 물질인 구리(copper)는 에치 백 공정 동안 식각 하기가 어렵고, 또한 적절한 식각 용액(etchant)을 선택하기 어렵다.
더구나 플러그 내에 금속 증착 공정을 수행하는 동안 또는 금속 배선 사이에 절연층을 증착 하는 동안, 스텝 커버리지의 불량(poor step coverage)은 보이드(void) 형성 및 불순물 트랩핑(trapping)의 원인이 된다.
따라서, IC 소자의 축소에 따른 결함을 피하고, 또한 평탄한 절연층 표면을 형성하는 종래의 이중 다마신 기술이 제안되었다.
가장 일반적으로 사용되는 이중 다마신 기술은 패터닝 동안 CMP(chemical mechanical polishing) 사용을 포함한다. 상기 CMP는 알루미늄, 구리, 그리고 알루미늄 합금과 같이 배선 금속의 폭 넓은 선택을 제공하고, 따라서 낮은 저항 및 낮은 전기적 이동(electro migration) 요구를 충족시키게 된다. 결과적으로, 상기 기술은 일반적으로 0.25㎛ 이하의 VLSI를 위한 공정에서 사용된다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)상에 산화막과 같은 절연 물질을 사용하여 층간 절연막(12)을 형성하고, 다마신 식각(damascene) 공정을 이용하여 상기 층간 절연막(12)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(13)를 형성한다.
도 1b에 도시된 바와 같이, 상기 트랜치(13)를 포함한 반도체 기판(11)의 전면에 확산 방지막(14)을 형성하고, 상기 확산 방지막(14)상에 구리(Cu)막(15)을 증착한다.
여기서 상기 구리막(15)을 증착할 때 구리 증착의 특성 구리를 두껍에 증착하면 층간 절연막(12)에 형성된 트랜치(13) 표면의 굴곡(topology)은 증착된 구리막(15) 상부에서 완화되지만 여전히 굴곡이 남아있게 된다.
도 1c에 도시된 바와 같이, CMP 공정을 실시하여 상기 구리막(15)을 선택적으로 폴리싱하여 표면을 평탄화시킨다.
즉, 상기 확산 방지막(14)의 표면이 드러나기 전까지 구리막(15)을 폴리싱함으로서 비교적 평탄화 상태를 갖게 된다.
도 1d에 도시한 바와 같이, 상기 층간 절연막(12)의 상부 표면을 앤드 포인트로 하여 상기 구리막(15) 및 확산 방지막(14)에 추가 CMP 공정을 실시하여 상기 트랜치(13)의 내부에 금속배선(15a)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 트랜치의 내부에 금속배선을 형성하기 위해 실시되는 추가 CMP 공정에 의해 트랜치의 내부에 형성되는 금속배선이 움푹 파이는 함몰(dishing)현상이 발생한다.
따라서 이러한 함몰 현상은 형성된 금속배선의 전류 전도 능력을 저하시킬 뿐만 아니라 그 이후에 이루어지는 공정 진행을 어렵게 하고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 금속배선 형성시 함몰 현상을 방지하여 금속배선의 전류 전도 능력을 향상시킴과 동시에 이후 공정을 용이하게 할 수 있도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 4a 내지 도 4f는 본 발명의 제 3 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간 절연막
23 : 트랜치 24 : 확산 방지막
25 : 구리막 25a : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선형성방법은 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 확산 방지막 및 구리막을 차례로 형성하는 단계와, 상기 구리막을 평탄화하는 단계와, 상기 확산 방지막을 앤드 포인트로 하여 구리막의 전면에 CMP 공정을 실시하여 상기 트랜치의 내부에 금속배선을 형성하는 단계와, 상기 반도체 기판의 전면에 Cl2+ BCl3플라즈마를 이용한 건식 식각으로 노출된 확산 방지막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)상에 산화막과 같은 절연 물질을 사용하여 층간 절연막(22)을 형성하고, 다마신 식각(damascene) 공정을 이용하여 상기 층간 절연막(22)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(23)를 형성한다.
도 2b에 도시된 바와 같이, 상기 트랜치(23)를 포함한 반도체 기판(21)의 전면에 확산 방지막(24)을 형성하고, 상기 확산 방지막(24)상에 구리(Cu)막(25)을 증착한다.
여기서 상기 구리막(25)을 증착할 때 구리 증착의 특성 구리를 두껍에 증착하면 층간 절연막(22)에 형성된 트랜치(23) 표면의 굴곡(topology)은 증착된 구리막(25) 상부에서 완화되지만 여전히 굴곡이 남아있게 된다.
도 2c에 도시된 바와 같이, CMP 공정을 실시하여 상기 구리막(25)을 선택적으로 폴리싱하여 표면을 평탄화시킨다.
즉, 상기 확산 방지막(24)의 표면이 드러나기 전까지 구리막(25)을 폴리싱함으로서 비교적 평탄화 상태를 갖게 된다.
도 2d에 도시한 바와 같이, 상기 확산 방지막(24)의 상부 표면을 앤드 포인트로 하여 상기 구리막(25)에만 추가 CMP 공정을 실시하여 트랜치(23)의 내부에 금속배선(25a)을 형성한다.
도 2e에 도시한 바와 같이, Cl2+ BCl3을 활성화시킨 플라즈마(plasma)를 이용하여 전면에 건식 식각(dry etch) 공정을 진행하여 노출된 확산 방지막(34)을 선택적으로 제거한다.
일반적으로 구리는 Cl2+ BCl3의 플라즈마에 대한 식각 내성이 매우 강한 반면에 확산 방지막(24)으로 사용되는 물질(예를 들면 Ti/TiN, Ta/TaN 등)은 비교적 잘 식각되는 특성을 갖는다.
한편, 상기 층간 절연막(22)과 금속배선(25a) 사이에 존재하는 확산 방지막(2)이 Cl2+ BCl3플라즈마에 대해 완전히 노출된다. 따라서 이 영역에서 미세 트랜치(micro trench) 현상이 발생하여 금속배선의 신뢰성 측면에서 문제를 유발한다.
또한, 확산 방지막(24)을 앤드 포인트로 CMP 공정을 실시하였는데, 현실적으로 이와 같은 공정 방식으로는 제거해야 하는 구리 성분을 완전히 제거하는 것이 불가능하다.
즉, CMP 공정의 불균일성(non-uniformity) 문제로 인해 구리에 대한 제거 정도가 웨이퍼의 부위별로 다르게 되는데, 이러한 문제점을 극복하기 위해서는 어쩔 수 없이 미약한 정도의 과도 CMP 공정을 수행하거나, Cl2+ BCl3플라즈마에 의한 건식 식각 과정을 과도하게 수행해야 한다.
상기와 같이 과도 CMP 또는 건식 식각 공정을 진행하면 종래에 발생하던 함몰보다는 약하지만 여전히 함몰 현상의 발생을 피할 수 없다.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)상에 산화막과 같은 절연 물질을 사용하여 층간 절연막(32)을 형성하고, 다마신 식각(damascene) 공정을 이용하여 상기 층간 절연막(32)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(33)를 형성한다.
도 3b에 도시된 바와 같이, 상기 트랜치(33)를 포함한 반도체 기판(31)의 전면에 확산 방지막(34)을 형성하고, 상기 확산 방지막(34)상에 구리(Cu)막(35)을 증착한다.
여기서 상기 구리막(35)을 증착할 때 구리 증착의 특성 구리를 두껍에 증착하면 층간 절연막(32)에 형성된 트랜치(33) 표면의 굴곡(topology)은 증착된 구리막(35) 상부에서 완화되지만 여전히 굴곡이 남아있게 된다.
도 3c에 도시된 바와 같이, CMP 공정을 실시하여 상기 구리막(35)을 선택적으로 폴리싱하여 표면을 평탄화시킨다.
즉, 상기 확산 방지막(34)의 표면이 드러나기 전까지 구리막(35)을 폴리싱함으로서 비교적 평탄화 상태를 갖게 된다.
도 3d에 도시한 바와 같이, 상기 확산 방지막(34)의 상부 표면을 앤드 포인트로 하여 상기 구리막(35)에만 추가 CMP 공정을 실시하여 트랜치(33)의 내부에 금속배선(35a)을 형성한다.
이어, 상기 금속배선(35a)을 포함한 반도체 기판(31)의 전면에 감광막(36)을 도포한 후, 노광 및 현상공정으로 상기 트랜치(33) 상부에만 남도록 패터닝한다.
도 3e에 도시한 바와 같이, 상기 패터닝된 감광막(36)을 마스크로 이용하여 Cl2+ BCl3을 활성화시킨 플라즈마(plasma)로 전면에 건식 식각(dry etch) 공정을 진행하여 노출된 확산 방지막(34)을 선택적으로 제거한다.
도 3f에 도시한 바와 같이, 상기 감광막(36)을 제거하고 이후 공정을 계속 진행한다.
한편, 본 발명의 제 2 실시예에 있어서, 감광막(36)의 패터닝 공정에서 감광막(36) 하부의 물질이 균일하기 않기 때문에 미세한 패터닝 공정이 어렵다.
도 4a 내지 도 4f는 본 발명의 제 3 실시예에 의한 반도체 소자의 금속배선형성방법을 나타낸 공정단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41)상에 산화막과 같은 절연 물질을 사용하여 층간 절연막(42)을 형성하고, 다마신 식각(damascene) 공정을 이용하여 상기 층간 절연막(42)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(43)를 형성한다.
도 4b에 도시된 바와 같이, 상기 트랜치(43)를 포함한 반도체 기판(41)의 전면에 제 1 확산 방지막(44)을 형성하고, 상기 제 1 확산 방지막(44)상에 구리(Cu)막(45)을 증착한다.
여기서 상기 구리막(45)을 증착할 때 구리 증착의 특성 구리를 두껍에 증착하면 층간 절연막(42)에 형성된 트랜치(43) 표면의 굴곡(topology)은 증착된 구리막(45) 상부에서 완화되지만 여전히 굴곡이 남아있게 된다.
도 4c에 도시된 바와 같이, CMP 공정을 실시하여 상기 구리막(45)을 선택적으로 폴리싱하여 표면을 평탄화시킨다.
즉, 상기 제 1 확산 방지막(44)의 표면이 드러나기 전까지 구리막(45)을 폴리싱함으로서 비교적 평탄화 상태를 갖게 된다.
도 4d에 도시한 바와 같이, 상기 제 1 확산 방지막(44)의 상부 표면을 앤드 포인트로 하여 상기 구리막(45)에만 추가 CMP 공정을 실시하여 트랜치(43)의 내부에 금속배선(45a)을 형성한다.
도 4e에 도시한 바와 같이, 상기 금속배선(45a)을 포함한 반도체 기판(41)의 전면에 제 2 확산 방지막(46)을 형성하고, 상기 제 2 확산 방지막(46)상에감광막(47)을 도포한 후, 노광 및 현상공정으로 상기 트랜치(43) 상부에만 남도록 패터닝한다.
도 4f에 도시한 바와 같이, 상기 패터닝된 감광막(47)을 마스크로 이용하여 Cl2+ BCl3을 활성화시킨 플라즈마(plasma)로 전면에 건식 식각(dry etch) 공정을 진행하여 노출된 제 1, 제 2 확산 방지막(44,46)을 선택적으로 제거한다.
이후 공정은 도면에 도시하지 않았지만마, 상기 감광막(47)을 제거하고, 이후 공정을 계속 진행한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.
즉, 금속배선의 상부에서 발생하는 함몰 현상을 방지할 수 있기 때문에 안정된 건기 전도성을 갖는 금속배선을 소자에 구현할 수 있어 소자의 수율 및 특성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계;
    상기 트랜치를 포함한 반도체 기판의 전면에 확산 방지막 및 구리막을 차례로 형성하는 단계;
    상기 구리막을 평탄화하는 단계;
    상기 확산 방지막을 앤드 포인트로 하여 구리막의 전면에 CMP 공정을 실시하여 상기 트랜치의 내부에 금속배선을 형성하는 단계;
    상기 반도체 기판의 전면에 Cl2+ BCl3플라즈마를 이용한 건식 식각으로 노출된 확산 방지막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 확산 방지막은 TiN/Ti막 또는 TaN/Ta막을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계;
    상기 트랜치를 포함한 반도체 기판의 전면에 확산 방지막 및 구리막을 차례로 형성하는 단계;
    상기 구리막을 평탄화하는 단계;
    상기 확산 방지막을 앤드 포인트로 하여 구리막의 전면에 CMP 공정을 실시하여 상기 트랜치의 내부에 금속배선을 형성하는 단계;
    상기 트랜치에 대응하는 금속배선 및 확산 방지막상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 이용하여 상기 반도체 기판의 전면에 Cl2+ BCl3플라즈마를 이용한 건식 식각으로 노출된 확산 방지막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 3 항에 있어서, 상기 마스크 패턴은 감광막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계;
    상기 트랜치를 포함한 반도체 기판의 전면에 제 1 확산 방지막 및 구리막을 차례로 형성하는 단계;
    상기 구리막을 평탄화하는 단계;
    상기 제 1 확산 방지막을 앤드 포인트로 하여 구리막의 전면에 CMP 공정을실시하여 상기 트랜치의 내부에 금속배선을 형성하는 단계;
    상기 금속배선을 포함한 반도체 기판의 전면에 제 2 확산 방지막을 형성하는 단계;
    상기 트랜치에 대응하는 제 2 확산 방지막상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 이용하여 상기 반도체 기판의 전면에 Cl2+ BCl3플라즈마를 이용한 건식 식각으로 노출된 제 1, 제 2 확산 방지막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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