KR20020056010A - method for forming metal line of semiconductor device - Google Patents

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Abstract

PURPOSE: A method of forming a metal interconnection of a semiconductor device is provided to improve conductivity of metal wire by preventing dishing in metalizaiton, also and perform easily post-processes. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate(21). A trench is formed in the interlayer dielectric(22). A diffusion barrier(24) and Cu layer are sequentially formed on the entire surface of the substrate including the trench. The Cu layer is planarized. Based on the diffusion barrier as end point, A CMP process is performed on the entire surface of the Cu layer and then a metal wire(25a) is formed in the trench. The exposed diffusion barrier is removed by dry etching using Cl2+BCL3 plasma on the semiconductor substrate.

Description

반도체 소자의 금속배선 형성방법{method for forming metal line of semiconductor device}Method for forming metal line of semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 함몰(dishing) 현상을 방지하는제 적당한 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring of a suitable semiconductor device for preventing a dishing phenomenon.

일반적으로 집적 회로의 집적도의 증가는 상호 연결(interconnection)을 형성하기 위한 칩의 표면 부족의 원인이 된다.In general, an increase in the degree of integration of integrated circuits causes a lack of surface of the chip to form interconnects.

소자의 크기가 감소함에 따라, 더 많은 배선(wiring lines) 요구를 충족시키기 위해서, 다층 상호 연결 디자인이 IC 공정에 요구된다.As the size of devices decreases, multilayer interconnect designs are required for IC processes in order to meet more wiring lines requirements.

다층 상호 연결은 3차원 배선 구조이다. 다층 상호 연결 구조를 형성하기 위해서, 반도체 기판 상의 MOS(Metal Oxide Semiconductor) 트랜지스터의 소오스/드레인 영역에 연결되는 제 1 금속 배선이 먼저 형성되고, 다음 상기 제 1 금속 배선과 연결되는 제 2 금속 배선이 형성된다. 금속 배선들은 금속 내지 폴리 실리콘 등의 도전 물질로 형성된다. 필요하다면, 두 층 이상의 금속 배선들이 형성된다.Multilayer interconnection is a three-dimensional wiring structure. In order to form a multi-layer interconnect structure, a first metal wiring connected to a source / drain region of a metal oxide semiconductor (MOS) transistor on a semiconductor substrate is first formed, and then a second metal wiring connected to the first metal wiring is formed. Is formed. The metal wires are formed of a conductive material such as metal to polysilicon. If necessary, two or more layers of metal wirings are formed.

그러나, 딥 서브 마이크론 이하의 크기를 갖는 IC 소자에 있어서, 종래 이중 다마신 기술은 만족스럽지 못하다. 예를 들어, 종래 콘택 플러그 형성을 위한 필링 물질인 구리(copper)는 에치 백 공정 동안 식각 하기가 어렵고, 또한 적절한 식각 용액(etchant)을 선택하기 어렵다.However, for IC devices having a sub submicron size, the conventional dual damascene technique is not satisfactory. For example, copper, a filling material for forming contact plugs, is difficult to etch during the etch back process, and also difficult to select an appropriate etchant.

더구나 플러그 내에 금속 증착 공정을 수행하는 동안 또는 금속 배선 사이에 절연층을 증착 하는 동안, 스텝 커버리지의 불량(poor step coverage)은 보이드(void) 형성 및 불순물 트랩핑(trapping)의 원인이 된다.Furthermore, poor step coverage during the metal deposition process in the plug or during the deposition of the insulating layer between the metal wires causes void formation and impurity trapping.

따라서, IC 소자의 축소에 따른 결함을 피하고, 또한 평탄한 절연층 표면을 형성하는 종래의 이중 다마신 기술이 제안되었다.Therefore, a conventional dual damascene technique has been proposed that avoids the defects caused by the shrinkage of the IC element and also forms a flat insulating layer surface.

가장 일반적으로 사용되는 이중 다마신 기술은 패터닝 동안 CMP(chemical mechanical polishing) 사용을 포함한다. 상기 CMP는 알루미늄, 구리, 그리고 알루미늄 합금과 같이 배선 금속의 폭 넓은 선택을 제공하고, 따라서 낮은 저항 및 낮은 전기적 이동(electro migration) 요구를 충족시키게 된다. 결과적으로, 상기 기술은 일반적으로 0.25㎛ 이하의 VLSI를 위한 공정에서 사용된다.The most commonly used dual damascene technique involves the use of chemical mechanical polishing (CMP) during patterning. The CMP provides a wide choice of wiring metals, such as aluminum, copper, and aluminum alloys, thus meeting low resistance and low electro migration requirements. As a result, the technique is generally used in processes for VLSIs of 0.25 μm or less.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.Hereinafter, a metal wiring forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.1A to 1D are cross-sectional views illustrating a method of forming metal wirings in a conventional semiconductor device.

도 1a에 도시된 바와 같이, 반도체 기판(11)상에 산화막과 같은 절연 물질을 사용하여 층간 절연막(12)을 형성하고, 다마신 식각(damascene) 공정을 이용하여 상기 층간 절연막(12)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(13)를 형성한다.As shown in FIG. 1A, an interlayer insulating film 12 is formed on the semiconductor substrate 11 using an insulating material such as an oxide film, and the interlayer insulating film 12 is selectively selected using a damascene process. To form a trench 13 having a predetermined depth.

도 1b에 도시된 바와 같이, 상기 트랜치(13)를 포함한 반도체 기판(11)의 전면에 확산 방지막(14)을 형성하고, 상기 확산 방지막(14)상에 구리(Cu)막(15)을 증착한다.As shown in FIG. 1B, a diffusion barrier 14 is formed on the entire surface of the semiconductor substrate 11 including the trench 13, and a copper layer 15 is deposited on the diffusion barrier 14. do.

여기서 상기 구리막(15)을 증착할 때 구리 증착의 특성 구리를 두껍에 증착하면 층간 절연막(12)에 형성된 트랜치(13) 표면의 굴곡(topology)은 증착된 구리막(15) 상부에서 완화되지만 여전히 굴곡이 남아있게 된다.Here, the characteristic of copper deposition when depositing the copper film 15 When the copper is deposited on the thick layer, the topography of the surface of the trench 13 formed in the interlayer insulating film 12 is relaxed on the deposited copper film 15. The bend still remains.

도 1c에 도시된 바와 같이, CMP 공정을 실시하여 상기 구리막(15)을 선택적으로 폴리싱하여 표면을 평탄화시킨다.As shown in FIG. 1C, a CMP process is performed to selectively polish the copper film 15 to planarize the surface.

즉, 상기 확산 방지막(14)의 표면이 드러나기 전까지 구리막(15)을 폴리싱함으로서 비교적 평탄화 상태를 갖게 된다.In other words, the copper film 15 is polished until the surface of the diffusion barrier 14 is exposed to have a relatively flat state.

도 1d에 도시한 바와 같이, 상기 층간 절연막(12)의 상부 표면을 앤드 포인트로 하여 상기 구리막(15) 및 확산 방지막(14)에 추가 CMP 공정을 실시하여 상기 트랜치(13)의 내부에 금속배선(15a)을 형성한다.As shown in FIG. 1D, an additional CMP process is performed on the copper film 15 and the diffusion barrier 14 using the upper surface of the interlayer insulating film 12 as an end point, thereby forming a metal inside the trench 13. The wiring 15a is formed.

그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.However, the above-described conventional method for forming metal wirings of semiconductor devices has the following problems.

즉, 트랜치의 내부에 금속배선을 형성하기 위해 실시되는 추가 CMP 공정에 의해 트랜치의 내부에 형성되는 금속배선이 움푹 파이는 함몰(dishing)현상이 발생한다.That is, by the additional CMP process performed to form the metal wiring in the trench, the metal wiring formed in the trench is recessed.

따라서 이러한 함몰 현상은 형성된 금속배선의 전류 전도 능력을 저하시킬 뿐만 아니라 그 이후에 이루어지는 공정 진행을 어렵게 하고 있다.Therefore, such a depression not only lowers the current conduction capability of the formed metal wiring, but also makes it difficult to proceed with the process thereafter.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 금속배선 형성시 함몰 현상을 방지하여 금속배선의 전류 전도 능력을 향상시킴과 동시에 이후 공정을 용이하게 할 수 있도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above-mentioned problems, and the metal wiring of the semiconductor device, which prevents the phenomena in forming the metal wiring, improves the current conducting ability of the metal wiring and facilitates subsequent processes. The purpose is to provide a formation method.

도 1a 내지 도 1d는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도1A through 1D are cross-sectional views illustrating a method of forming metal wirings in a conventional semiconductor device.

도 2a 내지 도 2e는 본 발명의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with a first embodiment of the present invention.

도 3a 내지 도 3f는 본 발명의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도3A through 3F are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with a second embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 제 3 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도4A through 4F are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with a third embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 층간 절연막21 semiconductor substrate 22 interlayer insulating film

23 : 트랜치 24 : 확산 방지막23: trench 24: diffusion barrier

25 : 구리막 25a : 금속배선25 copper film 25a metal wiring

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선형성방법은 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 확산 방지막 및 구리막을 차례로 형성하는 단계와, 상기 구리막을 평탄화하는 단계와, 상기 확산 방지막을 앤드 포인트로 하여 구리막의 전면에 CMP 공정을 실시하여 상기 트랜치의 내부에 금속배선을 형성하는 단계와, 상기 반도체 기판의 전면에 Cl2+ BCl3플라즈마를 이용한 건식 식각으로 노출된 확산 방지막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a method for forming a metal wiring of a semiconductor device, forming an interlayer insulating film on a semiconductor substrate, forming a trench having a predetermined depth in the interlayer insulating film, and forming the trench. Forming a diffusion barrier film and a copper film on the entire surface of the semiconductor substrate in order; planarizing the copper film; and performing a CMP process on the entire surface of the copper film using the diffusion barrier as an end point, thereby forming metal wiring inside the trench. And removing the diffusion barrier layer exposed by dry etching using a Cl 2 + BCl 3 plasma on the front surface of the semiconductor substrate.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a metal wiring forming method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21)상에 산화막과 같은 절연 물질을 사용하여 층간 절연막(22)을 형성하고, 다마신 식각(damascene) 공정을 이용하여 상기 층간 절연막(22)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(23)를 형성한다.As shown in FIG. 2A, an interlayer insulating film 22 is formed on the semiconductor substrate 21 using an insulating material such as an oxide film, and the interlayer insulating film 22 is selectively selected using a damascene etching process. To form a trench 23 having a predetermined depth.

도 2b에 도시된 바와 같이, 상기 트랜치(23)를 포함한 반도체 기판(21)의 전면에 확산 방지막(24)을 형성하고, 상기 확산 방지막(24)상에 구리(Cu)막(25)을 증착한다.As shown in FIG. 2B, a diffusion barrier 24 is formed on the entire surface of the semiconductor substrate 21 including the trench 23, and a copper layer 25 is deposited on the diffusion barrier 24. do.

여기서 상기 구리막(25)을 증착할 때 구리 증착의 특성 구리를 두껍에 증착하면 층간 절연막(22)에 형성된 트랜치(23) 표면의 굴곡(topology)은 증착된 구리막(25) 상부에서 완화되지만 여전히 굴곡이 남아있게 된다.Where the copper film 25 is deposited when the copper is deposited on a thick layer, the topography of the trench 23 formed on the interlayer insulating film 22 is relaxed on the deposited copper film 25. The bend still remains.

도 2c에 도시된 바와 같이, CMP 공정을 실시하여 상기 구리막(25)을 선택적으로 폴리싱하여 표면을 평탄화시킨다.As shown in FIG. 2C, a CMP process is performed to selectively polish the copper film 25 to planarize the surface thereof.

즉, 상기 확산 방지막(24)의 표면이 드러나기 전까지 구리막(25)을 폴리싱함으로서 비교적 평탄화 상태를 갖게 된다.That is, by polishing the copper film 25 until the surface of the diffusion barrier film 24 is exposed, it is in a relatively flat state.

도 2d에 도시한 바와 같이, 상기 확산 방지막(24)의 상부 표면을 앤드 포인트로 하여 상기 구리막(25)에만 추가 CMP 공정을 실시하여 트랜치(23)의 내부에 금속배선(25a)을 형성한다.As shown in FIG. 2D, an additional CMP process is performed only on the copper film 25 with the upper surface of the diffusion barrier 24 as the end point to form the metal wiring 25a in the trench 23. .

도 2e에 도시한 바와 같이, Cl2+ BCl3을 활성화시킨 플라즈마(plasma)를 이용하여 전면에 건식 식각(dry etch) 공정을 진행하여 노출된 확산 방지막(34)을 선택적으로 제거한다.As illustrated in FIG. 2E, a dry etch process is performed on the entire surface of the plasma using plasma activated with Cl 2 + BCl 3 to selectively remove the exposed diffusion barrier 34.

일반적으로 구리는 Cl2+ BCl3의 플라즈마에 대한 식각 내성이 매우 강한 반면에 확산 방지막(24)으로 사용되는 물질(예를 들면 Ti/TiN, Ta/TaN 등)은 비교적 잘 식각되는 특성을 갖는다.In general, copper has a very high etching resistance to plasma of Cl 2 + BCl 3 , whereas a material (for example, Ti / TiN, Ta / TaN, etc.) used as the diffusion barrier 24 has a relatively good etching property. .

한편, 상기 층간 절연막(22)과 금속배선(25a) 사이에 존재하는 확산 방지막(2)이 Cl2+ BCl3플라즈마에 대해 완전히 노출된다. 따라서 이 영역에서 미세 트랜치(micro trench) 현상이 발생하여 금속배선의 신뢰성 측면에서 문제를 유발한다.On the other hand, the diffusion barrier 2 existing between the interlayer insulating film 22 and the metal wiring 25a is completely exposed to the Cl 2 + BCl 3 plasma. Therefore, a micro trench phenomenon occurs in this area, causing problems in terms of reliability of metal wiring.

또한, 확산 방지막(24)을 앤드 포인트로 CMP 공정을 실시하였는데, 현실적으로 이와 같은 공정 방식으로는 제거해야 하는 구리 성분을 완전히 제거하는 것이 불가능하다.In addition, although the CMP process was performed at the end point of the diffusion barrier film 24, it is impossible to completely remove the copper component to be removed by such a process method.

즉, CMP 공정의 불균일성(non-uniformity) 문제로 인해 구리에 대한 제거 정도가 웨이퍼의 부위별로 다르게 되는데, 이러한 문제점을 극복하기 위해서는 어쩔 수 없이 미약한 정도의 과도 CMP 공정을 수행하거나, Cl2+ BCl3플라즈마에 의한 건식 식각 과정을 과도하게 수행해야 한다.In other words, due to the non-uniformity problem of the CMP process, the removal degree of copper is different for each part of the wafer. To overcome this problem, it is inevitable to perform a weak transient CMP process or Cl 2 + The dry etching process by BCl 3 plasma must be excessively performed.

상기와 같이 과도 CMP 또는 건식 식각 공정을 진행하면 종래에 발생하던 함몰보다는 약하지만 여전히 함몰 현상의 발생을 피할 수 없다.When the excessive CMP or dry etching process as described above is weaker than the conventional decay, but the occurrence of the depression can not be avoided.

도 3a 내지 도 3f는 본 발명의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.3A to 3F are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with a second embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(31)상에 산화막과 같은 절연 물질을 사용하여 층간 절연막(32)을 형성하고, 다마신 식각(damascene) 공정을 이용하여 상기 층간 절연막(32)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(33)를 형성한다.As shown in FIG. 3A, an interlayer insulating film 32 is formed on the semiconductor substrate 31 using an insulating material such as an oxide film, and the interlayer insulating film 32 is selectively selected using a damascene etching process. To form a trench 33 having a predetermined depth.

도 3b에 도시된 바와 같이, 상기 트랜치(33)를 포함한 반도체 기판(31)의 전면에 확산 방지막(34)을 형성하고, 상기 확산 방지막(34)상에 구리(Cu)막(35)을 증착한다.As shown in FIG. 3B, a diffusion barrier 34 is formed on the entire surface of the semiconductor substrate 31 including the trench 33, and a copper layer 35 is deposited on the diffusion barrier 34. do.

여기서 상기 구리막(35)을 증착할 때 구리 증착의 특성 구리를 두껍에 증착하면 층간 절연막(32)에 형성된 트랜치(33) 표면의 굴곡(topology)은 증착된 구리막(35) 상부에서 완화되지만 여전히 굴곡이 남아있게 된다.When depositing the copper film 35, the characteristic of copper deposition is deposited in a thick layer, and the topography of the surface of the trench 33 formed in the interlayer insulating film 32 is alleviated on the deposited copper film 35. The bend still remains.

도 3c에 도시된 바와 같이, CMP 공정을 실시하여 상기 구리막(35)을 선택적으로 폴리싱하여 표면을 평탄화시킨다.As shown in FIG. 3C, a CMP process is performed to selectively polish the copper film 35 to planarize the surface thereof.

즉, 상기 확산 방지막(34)의 표면이 드러나기 전까지 구리막(35)을 폴리싱함으로서 비교적 평탄화 상태를 갖게 된다.In other words, the copper film 35 is polished until the surface of the diffusion barrier 34 is exposed to have a relatively flat state.

도 3d에 도시한 바와 같이, 상기 확산 방지막(34)의 상부 표면을 앤드 포인트로 하여 상기 구리막(35)에만 추가 CMP 공정을 실시하여 트랜치(33)의 내부에 금속배선(35a)을 형성한다.As shown in FIG. 3D, an additional CMP process is performed only on the copper film 35 using the upper surface of the diffusion barrier 34 as the end point to form the metal wiring 35a in the trench 33. .

이어, 상기 금속배선(35a)을 포함한 반도체 기판(31)의 전면에 감광막(36)을 도포한 후, 노광 및 현상공정으로 상기 트랜치(33) 상부에만 남도록 패터닝한다.Subsequently, after the photosensitive film 36 is coated on the entire surface of the semiconductor substrate 31 including the metal wiring 35a, the photoresist layer 36 is patterned so as to remain only on the trench 33 by an exposure and development process.

도 3e에 도시한 바와 같이, 상기 패터닝된 감광막(36)을 마스크로 이용하여 Cl2+ BCl3을 활성화시킨 플라즈마(plasma)로 전면에 건식 식각(dry etch) 공정을 진행하여 노출된 확산 방지막(34)을 선택적으로 제거한다.As shown in FIG. 3E, using the patterned photoresist 36 as a mask, a dry etch process is performed on the entire surface of the plasma to activate Cl 2 + BCl 3 to expose the diffusion barrier layer ( Optionally remove 34).

도 3f에 도시한 바와 같이, 상기 감광막(36)을 제거하고 이후 공정을 계속 진행한다.As shown in FIG. 3F, the photosensitive film 36 is removed and the process continues.

한편, 본 발명의 제 2 실시예에 있어서, 감광막(36)의 패터닝 공정에서 감광막(36) 하부의 물질이 균일하기 않기 때문에 미세한 패터닝 공정이 어렵다.On the other hand, in the second embodiment of the present invention, a fine patterning process is difficult because the material under the photosensitive film 36 is not uniform in the patterning process of the photosensitive film 36.

도 4a 내지 도 4f는 본 발명의 제 3 실시예에 의한 반도체 소자의 금속배선형성방법을 나타낸 공정단면도이다.4A through 4F are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with a third embodiment of the present invention.

도 4a에 도시된 바와 같이, 반도체 기판(41)상에 산화막과 같은 절연 물질을 사용하여 층간 절연막(42)을 형성하고, 다마신 식각(damascene) 공정을 이용하여 상기 층간 절연막(42)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(43)를 형성한다.As shown in FIG. 4A, an interlayer insulating film 42 is formed on the semiconductor substrate 41 using an insulating material such as an oxide film, and the interlayer insulating film 42 is selectively selected using a damascene process. To form a trench 43 having a predetermined depth.

도 4b에 도시된 바와 같이, 상기 트랜치(43)를 포함한 반도체 기판(41)의 전면에 제 1 확산 방지막(44)을 형성하고, 상기 제 1 확산 방지막(44)상에 구리(Cu)막(45)을 증착한다.As shown in FIG. 4B, a first diffusion barrier layer 44 is formed on the entire surface of the semiconductor substrate 41 including the trench 43, and a copper (Cu) layer on the first diffusion barrier layer 44 is formed. 45).

여기서 상기 구리막(45)을 증착할 때 구리 증착의 특성 구리를 두껍에 증착하면 층간 절연막(42)에 형성된 트랜치(43) 표면의 굴곡(topology)은 증착된 구리막(45) 상부에서 완화되지만 여전히 굴곡이 남아있게 된다.When depositing the copper film 45, the characteristic of copper deposition is deposited on a thick layer. The topography of the surface of the trench 43 formed in the interlayer insulating layer 42 is relaxed on the deposited copper film 45. The bend still remains.

도 4c에 도시된 바와 같이, CMP 공정을 실시하여 상기 구리막(45)을 선택적으로 폴리싱하여 표면을 평탄화시킨다.As shown in FIG. 4C, a CMP process is performed to selectively polish the copper film 45 to planarize the surface thereof.

즉, 상기 제 1 확산 방지막(44)의 표면이 드러나기 전까지 구리막(45)을 폴리싱함으로서 비교적 평탄화 상태를 갖게 된다.In other words, the copper film 45 is polished until the surface of the first diffusion barrier film 44 is exposed to have a relatively flat state.

도 4d에 도시한 바와 같이, 상기 제 1 확산 방지막(44)의 상부 표면을 앤드 포인트로 하여 상기 구리막(45)에만 추가 CMP 공정을 실시하여 트랜치(43)의 내부에 금속배선(45a)을 형성한다.As shown in FIG. 4D, an additional CMP process is performed only on the copper film 45 using the upper surface of the first diffusion barrier film 44 as an end point, thereby forming metal wiring 45a in the trench 43. Form.

도 4e에 도시한 바와 같이, 상기 금속배선(45a)을 포함한 반도체 기판(41)의 전면에 제 2 확산 방지막(46)을 형성하고, 상기 제 2 확산 방지막(46)상에감광막(47)을 도포한 후, 노광 및 현상공정으로 상기 트랜치(43) 상부에만 남도록 패터닝한다.As shown in FIG. 4E, the second diffusion barrier layer 46 is formed on the entire surface of the semiconductor substrate 41 including the metal wiring 45a, and the photoresist layer 47 is formed on the second diffusion barrier layer 46. After coating, the patterning is performed so that only the upper portion of the trench 43 remains in the exposure and development process.

도 4f에 도시한 바와 같이, 상기 패터닝된 감광막(47)을 마스크로 이용하여 Cl2+ BCl3을 활성화시킨 플라즈마(plasma)로 전면에 건식 식각(dry etch) 공정을 진행하여 노출된 제 1, 제 2 확산 방지막(44,46)을 선택적으로 제거한다.As shown in FIG. 4F, using the patterned photoresist 47 as a mask, a dry etch process is performed on the entire surface of the plasma by activating Cl 2 + BCl 3 to expose the first, The second diffusion barriers 44 and 46 are selectively removed.

이후 공정은 도면에 도시하지 않았지만마, 상기 감광막(47)을 제거하고, 이후 공정을 계속 진행한다.Although the process is not shown in the figure, the photosensitive film 47 is removed and the process continues.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.As described above, the metal wiring forming method of the semiconductor device according to the present invention has the following effects.

즉, 금속배선의 상부에서 발생하는 함몰 현상을 방지할 수 있기 때문에 안정된 건기 전도성을 갖는 금속배선을 소자에 구현할 수 있어 소자의 수율 및 특성을 향상시킬 수 있다.That is, since it is possible to prevent the phenomena occurring on the upper portion of the metal wiring, it is possible to implement a metal wiring having a stable dry-term conductivity in the device can improve the yield and characteristics of the device.

Claims (5)

반도체 기판상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계;Forming a trench having a predetermined depth in the interlayer insulating film; 상기 트랜치를 포함한 반도체 기판의 전면에 확산 방지막 및 구리막을 차례로 형성하는 단계;Sequentially forming a diffusion barrier film and a copper film on an entire surface of the semiconductor substrate including the trench; 상기 구리막을 평탄화하는 단계;Planarizing the copper film; 상기 확산 방지막을 앤드 포인트로 하여 구리막의 전면에 CMP 공정을 실시하여 상기 트랜치의 내부에 금속배선을 형성하는 단계;Forming a metal wiring inside the trench by performing a CMP process on the entire surface of the copper film using the diffusion barrier as an end point; 상기 반도체 기판의 전면에 Cl2+ BCl3플라즈마를 이용한 건식 식각으로 노출된 확산 방지막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.And removing the diffusion barrier film exposed by dry etching using a Cl 2 + BCl 3 plasma on the front surface of the semiconductor substrate. 제 1 항에 있어서, 상기 확산 방지막은 TiN/Ti막 또는 TaN/Ta막을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the diffusion barrier layer is a TiN / Ti layer or a TaN / Ta layer. 반도체 기판상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계;Forming a trench having a predetermined depth in the interlayer insulating film; 상기 트랜치를 포함한 반도체 기판의 전면에 확산 방지막 및 구리막을 차례로 형성하는 단계;Sequentially forming a diffusion barrier film and a copper film on an entire surface of the semiconductor substrate including the trench; 상기 구리막을 평탄화하는 단계;Planarizing the copper film; 상기 확산 방지막을 앤드 포인트로 하여 구리막의 전면에 CMP 공정을 실시하여 상기 트랜치의 내부에 금속배선을 형성하는 단계;Forming a metal wiring inside the trench by performing a CMP process on the entire surface of the copper film using the diffusion barrier as an end point; 상기 트랜치에 대응하는 금속배선 및 확산 방지막상에 마스크 패턴을 형성하는 단계;Forming a mask pattern on the metallization and diffusion barrier layer corresponding to the trench; 상기 마스크 패턴을 마스크로 이용하여 상기 반도체 기판의 전면에 Cl2+ BCl3플라즈마를 이용한 건식 식각으로 노출된 확산 방지막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.And removing the diffusion barrier layer exposed by dry etching using Cl 2 + BCl 3 plasma on the front surface of the semiconductor substrate using the mask pattern as a mask. 제 3 항에 있어서, 상기 마스크 패턴은 감광막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 3, wherein the mask pattern is formed of a photosensitive film. 반도체 기판상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계;Forming a trench having a predetermined depth in the interlayer insulating film; 상기 트랜치를 포함한 반도체 기판의 전면에 제 1 확산 방지막 및 구리막을 차례로 형성하는 단계;Sequentially forming a first diffusion barrier film and a copper film on an entire surface of the semiconductor substrate including the trench; 상기 구리막을 평탄화하는 단계;Planarizing the copper film; 상기 제 1 확산 방지막을 앤드 포인트로 하여 구리막의 전면에 CMP 공정을실시하여 상기 트랜치의 내부에 금속배선을 형성하는 단계;Forming a metal wiring inside the trench by performing a CMP process on the entire surface of the copper film using the first diffusion barrier as an end point; 상기 금속배선을 포함한 반도체 기판의 전면에 제 2 확산 방지막을 형성하는 단계;Forming a second diffusion barrier layer on an entire surface of the semiconductor substrate including the metal wirings; 상기 트랜치에 대응하는 제 2 확산 방지막상에 마스크 패턴을 형성하는 단계;Forming a mask pattern on a second diffusion barrier layer corresponding to the trench; 상기 마스크 패턴을 마스크로 이용하여 상기 반도체 기판의 전면에 Cl2+ BCl3플라즈마를 이용한 건식 식각으로 노출된 제 1, 제 2 확산 방지막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.And removing the first and second diffusion barrier layers exposed by dry etching using Cl 2 + BCl 3 plasma on the entire surface of the semiconductor substrate using the mask pattern as a mask. Metal wiring formation method.
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