KR100207474B1 - Wiring film structure & manufacturing method of the same - Google Patents

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Abstract

일렉트로마이그레이션을 감소시킬 수 있는 돌출형 텅스텐-플러그 구조를 구비한 배선막 구조 및 그 제조방법에 대해 기재되어 있다. 본 발명의 돌출형 텅스텐-플러그 구조를 구비한 배선막 구조는 반도체기판상에 형성된 하부배선층과, 상기 하부배선층과 텅스텐-플러그를 통하여 연결되는 상부배선층을 구비하는 배선막구조에 있어서, 상기 텅스텐-플러그가 상부배선층 쪽으로 돌출된 것을 특징으로 하며, 그 제조방법은 반도체기판상에 하부배선층을 형성하는 단계와, 상기 하부배선층위에 제1층간절연막, 식각저지층, 및 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막위에 소정의 식각마스크를 적용하여 상기 하부배선층이 노출되도록 식각하는 단계와, 상기 식각단계 후 결과물 전면에 도전층을 형성하는 단계와, 상기 도전층에 대한 1차 CMP공정을 실시하여 상기 제2층간절연막을 노출시키는 단계와, 상기 제2층간절연막에 대한 2차 CMP 공정을 실시하여 상기 식각저지층을 노출시키는 단계와, 2차 CMP 공정 후 결과물 전면에 상부배선층을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다. 따라서, 본발명에 의한 돌출형 텅스텐-플러그를 구비한 배선막 구조 및 그 제조방법에 의하면, 돌출된 텅스텐-플러그 구조를 형성함으로써 알루미늄과 텅스텐의 계면 면적을 증가시켜 일렉트로마이그레이션을 감소시킬 수 있게 된다.A wiring film structure having a protruding tungsten-plug structure capable of reducing electromigration and a manufacturing method thereof are described. A wiring film structure having a protruding tungsten plug structure of the present invention is a wiring film structure having a lower wiring layer formed on a semiconductor substrate and an upper wiring layer connected to the lower wiring layer through a tungsten plug, Wherein the plug is protruded toward the upper wiring layer. The method includes forming a lower wiring layer on a semiconductor substrate, forming a first interlayer insulating film, an etching stopper layer, and a second interlayer insulating film on the lower wiring layer Etching the second interlayer insulating film so as to expose the lower wiring layer by applying a predetermined etching mask on the second interlayer insulating film; forming a conductive layer on the entire surface of the resultant product after the etching step; To expose the second interlayer insulating film; and performing a second CMP process on the second interlayer insulating film to form the etch stop layer Output step of, and characterized in that formed in a step of forming the upper wiring layer to the front output after the second CMP process. Therefore, according to the wiring film structure having the protruding tungsten plug according to the present invention and the manufacturing method thereof, the protruded tungsten-plug structure can be formed to increase the interface area between aluminum and tungsten, thereby reducing the electromigration .

Description

돌출형 텅스텐-플러그를 구비한 배선막 구조 및 그 제조방법Wiring film structure with protruding tungsten-plug and method for manufacturing the same

제1도는 종래 텅스텐-플러그를 구비한 배선막 구조를 나타낸 단면도이다.FIG. 1 is a cross-sectional view showing a wiring film structure including a conventional tungsten plug.

제2도는 본 발명에 따른 돌출형 텅스텐-플러그를 구비한 배선막 구조를 나타낸 단면도이다.FIG. 2 is a cross-sectional view showing a wiring film structure having a protruding tungsten plug according to the present invention.

제3a도 내지 제3e도는 본 발명에 따른 돌출형 텅스텐-플러그를 구비한 배선막의 제조방법을 나타낸 공정순서도이다.3A through 3E are process flow diagrams illustrating a method of manufacturing a wiring film having a protruding tungsten plug according to the present invention.

본 발명은 반도체장치의 금속배선막 구조 및 그 제조방법에 관한 것으로, 특히 텅스텐-플러그(W-plug) 배선막 구조 및 그 제조방법에 관한 것이다.The present invention relates to a metal wiring film structure of a semiconductor device and a manufacturing method thereof, and more particularly to a tungsten-plug (W-plug) wiring film structure and a manufacturing method thereof.

집적회로의 소자가 미세화되고 고집적화 됨에 따라, 트랜지스터의 게이트전극이나 소오스 및 드레인 확산영역을 금속배선과 접속시켜 주기 위한 콘택 홀(contact hole)의 면적이 매우 작아지고 있고, 또한 확산영역의 PN접합 깊이도 점점 얇아지게 되어 배선의 접촉저항이 증대되고, 배선을 형성함에 따라 PN접합이 파괴되는 것이 큰 문제로 대두되고 있다. 또한, 현실적으로 소자 미세화는 가로방향 치수의 축소를 중심으로 이루어지며, 이 때문에 고집적화에 따라 표면단차의 어스펙트 비(aspect ratio)가 증대한다. 따라서, 일반적인 스퍼터링법으로 금속배선막을 형성할 경우 피복력이 악화되어 배선이 단선되는 문제가 발생되고, 이로인해 소자의 신뢰성이 크게 저하되는 문제점이 발생된다.As the elements of the integrated circuit are miniaturized and highly integrated, the area of the contact hole for connecting the gate electrode of the transistor and the source and drain diffusion regions to the metal wiring becomes very small, and the PN junction depth The contact resistance of the wiring is increased, and the PN junction is destroyed as wiring is formed. Further, in practice, element refinement is performed mainly on the reduction of the lateral dimension, and therefore, the aspect ratio of the surface step difference increases as the degree of integration increases. Therefore, when a metal wiring film is formed by a general sputtering method, the coating force is deteriorated and a problem that the wiring is disconnected occurs, thereby causing a problem that the reliability of the device is largely lowered.

이에, 상기와 같은 문제점을 해결하기 위하여, 상부배선층 및 하부배선층을 연결시켜 주는 콘택 홀 내부를 도전물질로 채운 플러그를 구비한 배선막 구조가 제시되었는데, 이 구조는 제1도에 도시된 바와 같으며, 이를 제조공정을 통하여 살펴보면 다음과 같다.In order to solve the above problems, a wiring film structure having a plug filled with a conductive material in a contact hole for connecting an upper wiring layer and a lower wiring layer has been proposed. As shown in FIG. 1, The manufacturing process will be described as follows.

제1도를 참조하면, 먼저 반도체기판(도시되지 않음)상에 하부배선층(10) 예컨대 티타늄(Ti)/티타늄 나이트라이드(TiN)/ 알루미늄(A1)/티타늄으로 적층된 금속층을 형성한 후, 결과물 전면에 제1층간절연막(20)을 형성한다. 이어서, 상기 제1층 간절연막위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 원하는 크기의 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이 패턴을 적용하여 상기 제1층간절연막을 식각함으로써 원하는 부위에, 상기 하부배선층(10)을 노출시키기 위한 콘택 홀을 형성한다.Referring to FIG. 1, a metal layer stacked with a lower wiring layer 10 such as titanium (Ti) / titanium nitride (TiN) / aluminum (A1) / titanium is formed on a semiconductor substrate The first interlayer insulating film 20 is formed on the entire surface of the resultant product. Subsequently, a photoresist pattern (not shown) having a desired size is formed on the first interlayer insulating film through photoresist application, mask exposure, and development, and the like, and then the first interlayer insulating film is etched Thereby forming a contact hole for exposing the lower wiring layer 10 to a desired region.

계속해서 상기 포토레지스트 패턴을 제거한 후 결과물 전면에 상기 콘택 홀내를 채우기 위한 도전층 예컨대 텅스텐을 침적하고, 이어서 CMP(Chemical Mechanical Polishing) 공정을 실시함으로써, 도시된 바와 같이(상기 제1층간절연막의 높이와 동일하게) 상기 콘택 홀내에만 텅스텐이 채워진 텅스텐-플러그(30)를 형성한다. 이 텅스텐-플러그(30)가 형성된 결과물 전면에 상부배선층(40) 예컨대 알루미늄을 증착함으로써 상기 하부배선층(10)과 상부배선층(40)을 연결시킨다.Subsequently, after the photoresist pattern is removed, a conductive layer such as tungsten is deposited on the entire surface of the resultant to fill the contact hole, and then a CMP (Chemical Mechanical Polishing) process is performed. As shown in FIG. A tungsten-plug 30 filled with tungsten is formed only in the contact hole. The lower wiring layer 10 and the upper wiring layer 40 are connected to each other by depositing an upper wiring layer 40 such as aluminum on the entire surface of the resulting tungsten plug 30.

상술한 바와 같은 종래 텅스텐-플러그 구조에서는 텅스텐이 A1과 구리(Cu) 원자에 대해 장벽(barrier)으로 작용한다. 따라서, 전류가 상기 하부배선층(10)에서 상부배선층(40)으로 흐를 경우 A1 원자의 일렉트로마이그레이션(electromigration)에 의해 하부배선층 (10)과 텅스텐 계면에서는 A1 원자의 축적(accumulation)이 발생하고, 상부배선층(40)과 텅스텐 계면에서는 A1과 Cu 원자가 충분히 공급되지 않아 높은 플럭스 다이버전스(flux divergence)와 Cu 원자의 디플리션(depletion)이 발생하여 보이드(void)가 발생된다. 이러한 보이드는 전류의 집중현상(crowding)을 유발하며, 이에 따라 일렉트로 마이그레이션이 가속되어 배선이 단락되는 문제점이 발생된다.In the conventional tungsten-plug structure as described above, tungsten acts as a barrier against Al and copper (Cu) atoms. Therefore, when current flows from the lower wiring layer 10 to the upper wiring layer 40, accumulation of A1 atoms occurs at the tungsten interface with the lower wiring layer 10 by electromigration of the A1 atoms, Al and Cu atoms are not sufficiently supplied at the interface between the wiring layer 40 and the tungsten interface, and high flux divergence and depletion of Cu atoms are generated to generate a void. These voids cause crowding of the current, which accelerates the electromigration and shorts the wiring.

따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 돌출된 텅스텐-플러그 구조를 형성함으로써 알루미늄과 텅스텐의 계면 면적을 증가시켜 일렉드로마이그레이션을 감소시킬 수 있는 배선막 구조를 제공하는데 있다.Accordingly, an object of the present invention is to provide a wiring film structure capable of reducing the migration of electrons by increasing the interface area between aluminum and tungsten by forming a protruded tungsten-plug structure in order to solve the problems of the prior art described above have.

본 발명의 다른 목적은 상기 돌출된 텅스텐-플러그 구조를 구비한 배선막을 효율적으로 제작할 수 있는 제조방법을 제공하는데 있다.It is another object of the present invention to provide a manufacturing method capable of efficiently manufacturing a wiring film having the protruded tungsten-plug structure.

상기한 목적을 달성하기 위한, 본 발명에 따른 돌출형 텅스텐-플러그를 구비한 배선막은, 반도체기판상에 형성된 하부배선층과, 상기 하부배선층과 텅스텐-플러그를 통하여 연결되는 상부배선층을 구비하는 배선막구조에 있어서, 상기 텅스텐-플러그가 상부배선층 쪽으로 돌출된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a wiring film having a protruding tungsten plug, the wiring film including a lower wiring layer formed on a semiconductor substrate, and an upper wiring layer connected to the lower wiring layer through a tungsten plug, Wherein the tungsten plug protrudes toward the upper wiring layer.

상기한 다른 목적을 달성하기 위한, 본 발명에 따른 돌출형 텅스텐-플러그를 구비한 배선막의 제조방법은, 반도체기판상에 하부배선층을 형성하는 단계; 상기 하부배선층위에 제1층간절연막, 식각저지층, 및 제2층간절연막을 형성하는 단계; 상기 제2층간절연막위에 소정의 식각마스크를 적용하여 상기 하부배선층이 노출되도록 식각하는 단계; 상기 식각단계 후 결과물 전면에 도전층을 형성하는 단계; 상기 도전층에 대한 1차 CMP 공정을 실시하는 단계; 상기 제2층간절연막에 대한 2차 CMP 공정을 실시하는 단계; 및 2차 CMP 공정 후 결과물 전면에 상부배선층을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a wiring film having a protruding tungsten plug, the method comprising: forming a lower wiring layer on a semiconductor substrate; Forming a first interlayer insulating film, an etching stopper layer, and a second interlayer insulating film on the lower wiring layer; Etching the second interlayer insulating film to expose the lower wiring layer by applying a predetermined etching mask to the second interlayer insulating film; Forming a conductive layer on the entire surface of the resultant product after the etching step; Performing a first CMP process on the conductive layer; Performing a second CMP process on the second interlayer insulating film; And forming an upper wiring layer on the entire surface of the resultant after the secondary CMP process.

본 발명의 돌출형 텅스텐-플러그를 구비한 배선막 구조의 제조방법에 있어서, 상기 제1 및 제2층간절연막은 산화막 계통의 절연물질을, 식각저지층은 질화막을, 도전층은 텅스텐을 각각 사용하는 것이 바람직하다.In the method for manufacturing a wiring film structure having a protruding tungsten plug according to the present invention, the first and second interlayer insulating films are made of an insulating material of an oxide film system, the etching stopper layer is made of a nitride film and the conductive layer is made of tungsten .

따라서, 본 발명에 의한 돌출형 텅스텐-플러그를 구비한 배선막 구조 및 그 제조방법에 의하면, 돌출된 텅스텐-플러그 구조를 형성함으로써 알루미늄과 텅스텐의 계면 면적을 증가시켜 일렉드로마이그레이션을 감소시킬 수 있게 된다.Therefore, according to the wiring film structure having the protruding tungsten plug according to the present invention and the manufacturing method thereof, it is possible to increase the interface area between aluminum and tungsten by forming the protruded tungsten-plug structure, thereby reducing electromigration do.

이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described with reference to the accompanying drawings.

제2도는 본 발명에 의한 돌출형 텅스텐-플러그를 구비한 배선막 구조를 나타낸 단면도이다.FIG. 2 is a cross-sectional view showing a wiring film structure having a protruding tungsten plug according to the present invention.

제2도를 참조하면, 먼저 반도체기판상에 하부배선층(10)을 형성되어 있고, 이 하부배선층(10)과 돌출된 텅스텐-플러그(26')를 통하여 연결되는 상부배선층(40)이 형성되어 있으며, 상기 하부배선층(10)과 상부배선층(40) 사이에는 제1층간절연막(20) 및 식각저지층(22)을 개재시켜 형성되어 있다.Referring to FIG. 2, a lower wiring layer 10 is first formed on a semiconductor substrate, and an upper wiring layer 40 connected to the lower wiring layer 10 through a protruded tungsten plug 26 'is formed A first interlayer insulating film 20 and an etching stopper layer 22 are interposed between the lower interconnection layer 10 and the upper interconnection layer 40.

제3a도 내지 제3e도는 본 발명에 따른 돌출형 텅스텐-플러그를 구비한 배선막의 제조방법을 나타낸 공정순서도이다.3A through 3E are process flow diagrams illustrating a method of manufacturing a wiring film having a protruding tungsten plug according to the present invention.

제3a도는 하부배선층(10), 제1층간절연막(20), 식각저지층(22) 및 제2층간절연막(24)의 형성공정을 도시한 것으로, 먼저 반도체기판(도시되지 않음)상에 종래의 구조와 동일한 하부배선층(10)을 형성하고, 이 하부배선층(10)위에 제1층간절연막(20), 식각저지층(22) 예컨대 질화막, 및 제2층간절연막(24)을 각각 소정두께로 적층하여 형성한다. 이때, 상기 제1 및 제2층간절연막(20,24)은 산화막 계통의 절연물질을 사용한다.3A shows a step of forming the lower wiring layer 10, the first interlayer insulating film 20, the etching stopper layer 22 and the second interlayer insulating film 24. First, on the semiconductor substrate (not shown) The nitride interconnection layer 22 and the second interlayer insulating film 24 are formed on the lower interconnection layer 10 to have a predetermined thickness And then laminated. At this time, the first and second interlayer insulating films 20 and 24 use an oxide film-based insulating material.

제3b도는 콘택 홀(CH)의 형성공정을 도시한 것으로, 먼저 상기 제2층간절연막(24)상에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 원하는 크기의 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이 패턴을 적용하여 상기 제2층간절연막, 식각저지층 및 제1층간절연막을 차례로 식각함으로써, 원하는 부위가 상기 하부배선층(10)을 노출시키기 위한 콘택 홀(CH)을 형성한다.3B shows a process of forming the contact hole CH. First, a photoresist pattern of a desired size (not shown) is formed on the second interlayer insulating film 24 by a photoresist application, a mask exposure, The second interlayer insulating film, the etching stopper layer and the first interlayer insulating film are sequentially etched by applying the pattern to form a contact hole CH for exposing the lower wiring layer 10 at a desired portion do.

제3c도는 도전층(26)의 형성공정을 도시한 것으로, 먼저 상기 콘택홀 형성을 위해 사용된 포토레지스트 패턴을 제거한 후 결과물 전면에 상기 콘택 홀을 채우기 위한 도전층(26) 에컨대 텅스텐을 소정두께 증착한다.3C shows a process of forming the conductive layer 26. First, after removing the photoresist pattern used for forming the contact holes, tungsten is selectively deposited on the conductive layer 26 for filling the contact holes on the entire surface of the resultant. Thickness is deposited.

제3d도는 2차에 걸친 CMP공정을 도시한 것으로, 먼저 상기 텅스텐에 대하여 1차로 메탈 CMP 공정을 실시함으로써 상기 제2층간절연막이 노출되도록 텅스텐을 제거하고, 이어서 노출된 상기 제2층간절연막에 대하여 2차로 CMP 공정을 실시함으로써 상기 식각저지층이 노출되도록 제2층간절연막을 제거한다. 이때 상기 1차 메탈 CMP 공정을 통하여 노출된 텅스텐은 2차 CMP 공정시에는 제거되지 않기 때문에, 도시된 바와 같이 돌출형 텅스텐-플러그(26') 형태로 잔류하게 된다.FIG. 3D shows a second CMP process. First, metal tungsten is subjected to a metal CMP process to remove tungsten so that the second interlayer insulating film is exposed, and then the exposed second interlayer insulating film The second interlayer insulating film is removed so as to expose the etch stop layer by performing a second CMP process. At this time, since the tungsten exposed through the first metal CMP process is not removed during the second CMP process, the tungsten remains in the form of a protruding tungsten plug 26 'as shown in FIG.

제3e도는 상부배선층(40)의 형성공정을 도시한 것으로, 상기 돌출형 텅스텐-플러그(26')가 형성된 결과물 전면에 상부배선층(40) 예컨대 알루미늄을 소정두께 증착함으로써 상기 하부배선층(10)과 상부배선층(40)을 연결시킨다.The upper wiring layer 40 is formed by depositing a predetermined thickness of the upper wiring layer 40 on the entire surface of the resultant structure having the protruding tungsten plug 26 ' The upper wiring layer 40 is connected.

이와같이 본 발명에 의한 돌출형 텅스텐-플러그를 구비한 배선막 구조 및 그 제조방법에 의하면, 종래 텅스텐-플러그 구조에서는 제1도에 도시된 바와 같이 상부배선층인 알루미늄과 텅스텐-플러그의 계면이 플랫(flat)한 구조를 갖고 있는 반면, 본 발명에 따른 돌출형 텅스텐-플러그 구조에서는 제2도에 도시된 바와 같이 텅스텐-플러그가 상부배선층인 알루미늄 쪽으로 돌출된 구조를 갖게 됨으로써 알루미늄과 텅스텐의 계면 면적이 증가하게 된다. 이로인해 알루미늄과 텅스텐 계면에서 발생되는 플럭스 다이버전스 및 전류의 집중현상이 종래 플랫한 텅스텐 플러그 구조에 비해 상당히 감소하게 되어 일렉트로 마이그레이션에 의한 배선막의 단락을 억제할 수 있게 된다.According to the wiring film structure having the protruding tungsten plug according to the present invention and the method for manufacturing the same, in the conventional tungsten-plug structure, the interface between the aluminum and the tungsten plug, which is the upper wiring layer, flat structure. On the contrary, in the protruding tungsten-plug structure according to the present invention, as shown in FIG. 2, the tungsten-plug protrudes toward the upper wiring layer aluminum, so that the interface area between aluminum and tungsten . As a result, flux concentration and current concentration phenomena occurring at the aluminum and tungsten interface are significantly reduced as compared with the conventional flat tungsten plug structure, so that short circuit of the wiring film due to electromigration can be suppressed.

Claims (3)

반도체기판상에 하부배선층을 형성하는 단계; 상기 하부배선층위에 제1층간절연막, 식각저지층, 및 제2층간절연막을 형성하는 단계; 상기 제2층간절연막위에 소정의 식각마스크를 적용하여 상기 제1층간절연막, 식각저지층 및 제2층간절연막을 식각하여 상기 하부배선층의 일정영역을 노출하므로써 콘택홀을 형성하는 단계; 상기 식각단계 후 결과물 전면에 도전층을 형성하는 단계; 상기 제2 층간절연막을 식각종료점으로 하여 상기 도전층을 1차 CMP하는 단계; 상기 식각저지층을 식각종료점으로하여 제2 층간절연막을 2차 CMP하되, 콘택플러그를 이루는 상기 도전층은 제거되지 않도록 하여 돌출형 콘택플러그를 형성하는 단계; 2차 CMP 공정 후 결과물 전면에 상부배선층을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 돌출형 텅스텐-플러그를 구비한 배선막 구조의 제조방법.Forming a lower wiring layer on a semiconductor substrate; Forming a first interlayer insulating film, an etching stopper layer, and a second interlayer insulating film on the lower wiring layer; Forming a contact hole by exposing a predetermined region of the lower wiring layer by etching the first interlayer insulating film, the etching stopper layer, and the second interlayer insulating film by applying a predetermined etching mask on the second interlayer insulating film; Forming a conductive layer on the entire surface of the resultant product after the etching step; Performing a first CMP on the conductive layer using the second interlayer insulating film as an etching end point; Forming a protruding contact plug by performing second CMP on the second interlayer insulating film with the etch stop layer as an etching end point so that the conductive layer constituting the contact plug is not removed; And forming an upper wiring layer on the entire surface of the resultant product after the second CMP process. ≪ RTI ID = 0.0 > 11. < / RTI > 제1항에 있어서, 상기 도전층은 텅스텐으로 이루어진 것을 특징으로 하는 돌출형 텅스텐-플러그를 구비한 배선막 구조의 제조방법.The method of claim 1, wherein the conductive layer is made of tungsten. 제2항에 있어서, 상기 제1 및 제2층간절연막은 산화막 계통의 절연물질로, 상기 식각저지층은 질화막으로 이루어진 것을 특징으로 하는 돌출형 텅스텐-플러그를 구비한 배선막 구조의 제조방법.3. The method according to claim 2, wherein the first and second interlayer insulating layers are formed of an insulating material of an oxide layer system, and the etch stop layer is formed of a nitride layer.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030053969A (en) * 2001-12-24 2003-07-02 동부전자 주식회사 Method of making metal wiring in semiconductor device
US9118003B2 (en) 2012-04-13 2015-08-25 Samsung Electronics Co., Ltd. Variable resistance memory devices and method of forming the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100387916B1 (en) * 2000-07-27 2003-06-25 신언지 excavators rubber crawler

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030053969A (en) * 2001-12-24 2003-07-02 동부전자 주식회사 Method of making metal wiring in semiconductor device
US9118003B2 (en) 2012-04-13 2015-08-25 Samsung Electronics Co., Ltd. Variable resistance memory devices and method of forming the same

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