KR20020050080A - 반도체 장치와 그 제조 방법 - Google Patents

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마쯔오까다께루
스나다시게끼
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
요시토미 마사오
료덴 세미컨덕터 시스템 엔지니어링 (주)
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Abstract

다층 배선을 갖는 반도체 장치와 그 제조 방법에 있어서, 상측 배선층과 하측 배선층을 접속하기 위한 접속 구멍을 정확하게 형성하고, 다층 배선의 신뢰성을 향상시킨다.
SOG막 상에 하측 실리콘 산화막, 상측 실리콘 산화막, 이들 실리콘 산화막 사이에 실리콘 질화막을 형성하고, 이 실리콘 질화막을 에칭 스토퍼로서 상측 실리콘 산화막에 접속 구멍의 확대 개구를 한정하여 형성함으로써, 확대 개구가 SOG막에까지 형성되는 것을 방지한다.

Description

반도체 장치와 그 제조 방법{A SEMICONDUCTOR DEVICE, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 기판 상에 하층 배선층과 상층 배선층을 포함하는 다층 배선을 갖는 반도체 장치, 및 그 제조 방법에 관한 것이다.
이 다층 배선을 갖는 반도체 장치에서는, 층간 절연막으로서 평탄성 향상을 목적으로 SOG(Spin On Glass)막이 사용된다. 이 SOG막은 용매와 함께 회전 도포법을 이용하여 형성된 후, 열 처리가 실시되어 평탄성이 좋은 층간 절연막(SiO)으로서 사용된다.
이런 종류의 종래 반도체 장치와 그 제조 방법을 설명한다. 도 5 내지 도 11은 종래 반도체 장치와 그 제조 방법을 제조 공정을 따라 나타내는 단면도이다.
우선 도 5에 도시한 공정에서는, 원하는 회로 소자를 형성한 반도체 기판(1) 상을 피복하는 절연막(2) 상에 하층 배선층(3)이 형성되고, 이 하층 배선층(3)을 피복하도록 절연막(4)이 형성되어 있다.
다음의 도 6에 도시한 공정에서는, 절연막(4) 상에 SOG막(5)이 형성되어 있다. 이 SOG막(5)은 하층 배선층(3) 상의 단차를 평탄화하는 것으로, 이 SOG막(5)의 표면에는 상기 SOG막(5)의 형성 공정에서 0.1㎛ 정도의 미소 돌기(6)가 발생하는 경우가 많다.
다음의 도 7의 공정에서는, SOG막(5)의 표면을 피복하도록 실리콘 산화막(7)이 형성된다. 이 실리콘 산화막(7)은, 하층 배선층(3) 상의 절연막에 원하는 막 두께를 얻기 위해 형성되는 것으로, CVD법 등으로 형성된다. 미소 돌기(6) 상부의 실리콘 산화막(7)에는 미소 돌기(6)의 형상을 반영하여 더욱 큰 돌기부(8)가 형성되게 되고, 이 돌기부(8)는 절연막의 평탄성을 열화시킨다. 부호 9는 돌기부(8)의 스커트(skirt) 부분을 나타내고, 이 스커트 부분(9)으로부터 미소 돌기(6)를 향하여 연장되는 점선은 미소 돌기(6)가 확대된 형으로, 돌기부(8)가 형성되어 있는 것을 나타내고 있다. 이 돌기부(8)에서는 실리콘 산화막의 조성이 성기게 되어 있다.
다음의 도 8의 공정에서는, 실리콘 산화막(7) 상에 포토레지스트막(10)이 형성되고, 이 포토레지스트막(10)은 패터닝되어 도 8에는 두개의 개구(10a, 10b)가 도시되어 있다. 이들 개구는 하층 배선층(3)을 상층 배선층에 접속하기 위한 접속 구멍을 형성하기 위한 개구이고, 도 8에서는 개구(10a)는 돌기부(8) 상에, 또한 개구(10b)는 돌기부(8)가 존재하지 않는 부분 상에 형성된 상태를 예시하고 있다.
계속해서, 개구(10a, 10b)를 이용하여 접속 구멍(11)이 형성된다. 이 접속 구멍(11)은, 도 9, 도 10에 도시한 바와 같이, 두개의 공정을 거쳐 형성된다. 그 제1 공정에서는, 도 9에 도시한 바와 같이, 실리콘 산화막(7)의 상층 부분에 확대 개구(12)가 형성되고, 그 제2 공정에서는, 도 10에 도시한 바와 같이, 하층 배선층(3)에 도달하는 관통홀(13)이 형성된다.
접속 구멍(11)의 어스펙트비(구멍 깊이/구멍 직경)가 크면, 상층 배선층의 단차 피복성이 열화되는 문제점이 알려져 있고, 확대 개구(12)는 이 문제점을 개선할 목적으로 어스펙트비를 작게 하기 위해 형성된다. 이 확대 개구(12)는 포토레지스트막(10)의 개구(10a, 10b)를 통해 실리콘 산화막(7)을 웨트 에칭함으로써 형성되고, 개구(10a, 10b)보다도 큰 폭(구멍 직경)을 갖고 있다.
정상적인 확대 개구(12)는 도 9의 우측 개구(10a) 아래에 형성되어 있지만, 도 9의 좌측 개구(10b) 아래에서는 변형된 확대 개구(12A)로 되어 있다. 이 확대 개구(12A)는 돌기부(8)에 있어서 실리콘 산화막의 조성이 성기게 되어 있으며, 웨트 에칭에 대한 에칭 레이트가 다른 부분보다 높기 때문에 변형된 형으로 된다. 즉, 돌기부(8)의 에칭 레이트가 높기 때문에, 개구(10b) 아래에서는 돌기부(8)가빠르게 에칭되어 SOG막(5)에 도달하고, 또한 그 결과 이 SOG막(5)도 에칭되게 된다. 부호 12a는 SOG막(5)에서의 에칭 부분을 나타낸다.
접속 구멍(11)을 형성하는 제2 공정에서는, 포토레지스트막(10)의 개구(10a, 10b)를 통해 드라이 에칭이 행해져, 도 10에 도시한 바와 같이, 확대 개구(12, 12A)에 연결되는 관통홀(13)이 형성된다. 이 관통홀(13)은 포토레지스트막(10)의 개구(10a, 10b)와 거의 동일한 폭(구멍 직경)을 갖고 있고, 하층 배선층(3)의 소정 부분을 노출시킨다.
다음의 도 11의 공정에서는 상층 배선층(14)이 형성되어 있다. 이 상층 배선층(14)은 포토레지스트막(10)을 제거한 실리콘 산화막(7) 상에 도전체층을 형성한 후, 그것을 패터닝하여 형성되고, 도 11의 우측 부분에서는 정상적인 상층 배선층(14)이 정상적으로 접속 구멍(11)을 통해 하층 배선층(3)에 접속되어 있지만, 좌측 부분의 상층 배선층(14A)에는 이상이 발생한다. 상층 배선층(14A)에는 접속 구멍(11) 내에서 배선의 절단 부분(14a)이 발생하거나, 단차 피복성이 열화되거나, 또한 상층 배선층(14)의 형성 중에 SOG막(5)의 에칭 부분(12a)에서 가스가 분출되어 배선막질이 열화되어 배선의 신뢰성에 큰 악영향을 미치는 문제점이 있다.
특개평9-69560호 공보에는, SOG막 상의 실리콘 산화막의 막 두께 변동, 및 이 실리콘 산화막에 대한 웨트 에칭의 에칭 레이트 변동에 의해 SOG막이 에칭되는 것을 방지하기 위해, SOG막 상에 실리콘 질화막을 형성하고, 그 위에 실리콘 산화막을 형성하는 것이 제안되어 있다.
그러나, 이 제안으로도 실리콘 산화막에 대한 웨트 에칭의 변동에 기인한 확대 개구의 깊이 변동을 해소할 수 없고, 접속 구멍의 형성을 정확하게 제어할 수 없어 다층 배선에 대한 신뢰성이 저하되는 문제가 또 남아 있다.
본 발명은 이러한 문제점도 개선하고, 하층 배선층과 상층 배선층을 접속하는 접속 구멍을 정확하게 형성할 수 있어 다층 배선에 대한 신뢰성을 더욱 향상시킬 수 있는 개선된 반도체 장치와 그 제조 방법을 제안하는 것이다.
도 1은 본 발명에 따른 반도체 장치의 실시예 1을 나타내는 단면도.
도 2는 본 발명에 따른 반도체 장치의 제조 방법의 실시예 2에 따른 일 공정의 단면도.
도 3은 본 발명에 따른 반도체 장치의 제조 방법의 실시예 2에 따른 일 공정의 단면도.
도 4는 본 발명에 따른 반도체 장치의 제조 방법의 실시예 2에 따른 일 공정의 단면도.
도 5는 종래 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 6은 종래 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 7은 종래 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 8은 종래 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 9는 종래 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 10은 종래 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 11은 종래 장치의 제조 방법의 일 공정을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판
103 : 하층 배선층
105 : SOG막
106 : 미소 돌기
108 : 돌기부
111 : 접속 구멍
111a : 확대 개구
111b : 관통홀
114 : 상층 배선층
150 : 3층 절연막
151 : 상측 실리콘 산화막
152 : 상측 실리콘 산화막
153 : 실리콘 질화막
본 발명에 따른 반도체 장치는 반도체 기판 상에 설치된 하층 배선층, 상기 하층 배선층을 피복하는 SOG막, 이 SOG막 상에 형성된 하측 실리콘 산화막, 이 하측 실리콘 산화막 상에 형성된 실리콘 질화막, 이 실리콘 질화막 상에 형성된 상측 실리콘 산화막, 및 이 상측 실리콘 산화막 상에 설치된 상층 배선층을 포함하고, 상기 상측 실리콘 산화막에 형성된 확대 개구와, 상기 실리콘 질화막과 하측 실리콘 산화막에 설치된 관통홀을 통해 상기 상층 배선층이 상기 하층 배선층에 접속된 것이다.
또한 본 발명에 따른 반도체 장치는, 상기 확대 개구가 상기 상측 실리콘 산화막을 관통하여 형성되어 있는 것이다.
또한 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 하층 배선층을 형성하는 공정, 상기 하층 배선층을 피복하도록 SOG막을 형성하는 공정, 상기 SOG막 상에 하측 실리콘 산화막을 형성하고 그 위에 실리콘 질화막을 형성하며 또 그 위에 상측 실리콘 산화막을 형성하는 공정, 상기 상측 실리콘 산화막 상에레지스트막을 형성하고 이 레지스트막에 개구를 형성하는 공정, 상기 개구를 통해 상기 상측 실리콘 산화막을 웨트 에칭하여 상기 상측 실리콘 산화막에 확대 개구를 형성하는 공정, 및 상기 확대 개구를 통해 상기 실리콘 질화막과 하측 실리콘 산화막에 상기 하층 배선층으로 통하는 관통홀을 형성하는 공정을 포함한 것이다.
또한 본 발명에 따른 반도체 장치의 제조 방법은, 상기 상측 실리콘 산화막의 막 두께를 상기 웨트 에칭의 에칭량과 거의 동일하게 설정한다.
《실시예 1》
본 발명에 따른 반도체 장치의 실시예 1을 도 1에 나타낸다.
도 1은 도 11에 도시한 종래 장치의 제조 공정에 상당하는 공정에서의 반도체 장치의 단면도이다. 이 반도체 장치는 원하는 회로 소자를 형성한 반도체 기판(실리콘 기판: 101), 이 반도체 기판(101)의 상면에 그것을 피복하도록 형성된 절연막(실리콘 산화막: 102)을 갖고, 실리콘 산화막(102)의 상면에는 하층 배선층(103)이 형성되어 있다. 이 하층 배선층(103)은 알루미늄 등의 도전체층을 실리콘 산화막(102)의 상면에 예를 들면 증착 등에 의해 형성하고, 그것을 원하는 패턴으로 패터닝한 것이다. 이 하층 배선층(103)은 우측 배선(103A)과 좌측 배선(103B)을 포함하는 것으로 한다.
도 1의 반도체 장치는 또한, 하층 배선층(103)을 피복하도록 절연막(실리콘 산화막: 104)을 CVD법으로 형성하고, 또한 이 실리콘 산화막(104)을 피복하도록 SOG막(105)을 형성하고 있다. SOG막(105)은, 예를 들면 수소 실세스키옥산(silsesquioxane)을 실리콘 산화막(104) 상에 회전 도포하고, 그것을400℃ 정도의 온도에서 열 처리하여 형성한다. 이 SOG막(105)의 표면에는 미소 돌기(106)가 형성되는 경우가 많다. 미소 돌기(106)는 좌측 배선(103B)의 상부 근방에 형성된 것으로 한다.
SOG막(105)의 상면에는 3층 절연막(150)이 형성되어 있다. 이 3층 절연막 (150)은 하측 실리콘 산화막(151), 상측 실리콘 산화막(152), 및 이들 사이에 끼워진 실리콘 질화막(153)을 갖는다. 하측 실리콘 산화막(151), 실리콘 질화막(153), 및 상측 실리콘 산화막(152)에는 각각 미소 돌기(106)의 형태를 반영한 돌기부(150a)가 형성되어 있다.
3층 절연막(150), SOG막(105), 및 실리콘 산화막(104)을 관통하여 접속 구멍(111)이 형성되어 있다. 구체적으로는 하층 배선층(103)의 우측 배선(103A), 좌측 배선(103B) 상에 각각 접속 구멍(111A, 111B)이 형성되어 있다.
3층 절연막(150) 상에는 상층 배선층(114)이 형성되어 있다. 이 상층 배선층(114)은 알루미늄 등의 도전체층을 3층 절연막(150)의 상면, 즉 상층 실리콘 산화막(152)의 상면에 형성하여 원하는 패턴으로 패터닝한 것으로, 우측 배선(114A), 좌측 배선(114B)을 갖는다. 우측 배선(114A)은 접속 구멍(111A)을 통해 하층 배선층(103)의 우측 배선(103A)에, 또한 좌측 배선(114B)은 접속 구멍(111B)을 통해 하층 배선층(103)의 좌측 배선(103B)에 각각 접속되어 있다.
접속 구멍(111)은 상측 실리콘 산화막(152)에 형성된 확대 개구(111a)와 그것에 연결되는 관통홀(111b)을 갖는다. 확대 개구(111a)는 접속 구멍(111)의 어스펙트비를 작게 하는 것으로, 상측 실리콘 산화막(152)을 관통하여 그 상면으로부터하면에 도달하도록 형성되어 있다. 확대 개구(111a)의 폭(구멍 직경)도 포토레지스트막의 개구(110A, 110B)에 비해 상측 실리콘 산화막(152)의 막 두께 T와 거의 동일한 치수만큼 양측으로 확대된다. 이 확대 개구(111a)가 상측 실리콘 산화막(152)을 관통하도록 형성함으로써, 이 확대 개구(111a)의 깊이는 상측 실리콘 산화막(152)의 막 두께와 실질적으로 동일하게 제어할 수 있어 정확한 접속 구멍(111)을 형성할 수 있다.
3층 절연막(150)의 각 막(151, 152, 153)의 막 두께를 합계한 총 막 두께 T는 하층 배선층(103)과 상층 배선층(114) 사이에 필요한 절연 내량(dielectric strength)을 확보하는 데 충분한 막 두께가 된다. 또한 그 상측 실리콘 산화막(152)의 막 두께 T1은 확대 개구(111a)를 형성하는 웨트 에칭의 에칭 레이트에 맞춰 정해진다. 정해진 에칭 시간에, 웨트 에칭에 의해 확대 개구(111a)가 정확히 상측 실리콘 산화막(152)을 관통하여 상측 실리콘 산화막(152)의 하면에 도달하도록, 웨트 에칭의 에칭 레이트에 기초하여 상측 실리콘 산화막(152)의 막 두께 T1이 정해진다. 또한 실리콘 질화막(153)의 막 두께 T2는 웨트 에칭을 충분히 저지할 수 있는 두께로 정해진다.
구체적으로는, T1은 3500Å, T2는 100Å이고, 하측 실리콘 산화막(151)의 막 두께 T3은 2500Å가 된다.
《실시예 2》
이 실시예 2는 본 발명에 따른 반도체 장치의 제조 방법의 실시예이고, 도 1에 도시된 반도체 장치의 실시예 1의 제조 방법을 그 제조 공정을 따라서 도 2 내지 도 4에 나타낸다. 도 2 내지 도 4는 도 1과 마찬가지인 반도체 장치의 단면도이다.
도 2의 공정은, 반도체 기판(101) 상의 절연막(실리콘 산화막: 102) 상에 형성된 하층 배선층(103) 상면에 절연막(실리콘 산화막: 103), SOG막(105)을 형성한 후, SOG막(105) 상에 3층 절연막(150)을 형성한 상태를 나타낸다. 3층 절연막(150)의 각 막의 막 두께 T1, T2, T3은 상술한 바와 같이 된다.
다음의 도 3의 공정에서는, 3층 절연막(150) 상면에 포토레지스트막(110)이 형성되어 패터닝된다. 포토레지스트막(110)은 개구(110A, 110B)를 갖도록 패터닝된다. 이 상태에서, 상측 실리콘 산화막(152)에 대하여 개구(110A, 110B)를 통해 웨트 에칭이 행해지고, 상측 실리콘 산화막(152)에 확대 개구(111a)가 형성된다. 이 웨트 에칭에는, 예를 들면 불산(HF)과 불화암모늄(NH4F)을 혼합비 1 : 15로 혼합한 에칭액이 이용된다.
도 4의 공정은, 이 웨트 에칭을 완료하고, 확대 개구(111a)에 이어 포토레지스트(110)의 개구(110A, 110B)를 통과하고, 드라이 에칭에 의해 실리콘 질화막(153), 하측 실리콘 산화막(151)을 관통하여 하층 배선층(103)에 도달하는 관통홀(111b)을 형성한다. 이 후, 포토레지스트막(110)을 제거하여 상층 배선층(114)을 형성함으로써, 도 1의 반도체 장치가 얻어진다.
확대 개구(111a)를 형성하는 웨트 에칭 공정의 웨트 에칭량은 상측 실리콘 산화막(152)의 두께 T2와 동일하게 설정되고, 상측 실리콘 산화막(152)에 확대 개구(111a)가 형성된다. 이 웨트 에칭은 확대 개구(111a)가 정확히 실리콘 산화막(152)을 관통했을 때 멈춘다. 확대 개구(111a)로부터 실리콘 질화막(153)이 노출되어도 이 실리콘 질화막(153)은 상기 에칭액에 대하여 거의 에칭되지 않는 성질을 갖고 있기 때문에, 실리콘 질화막(153) 및 그 아래의 실리콘 산화막(151), SOG막(105)이 에칭되지 않고, 확대 개구(111a)는 상측 실리콘 산화막(152) 내에 한정되어 형성된다.
이와 같이, 상측 실리콘 산화막(152)의 막 두께 T1을 웨트 에칭량으로 설정하고, 더구나 이 웨트 에칭을 실리콘 질화막(153)에서 저지함으로써 SOG막(105)의 표면에 미소 돌기(106)가 존재하며, 3층 절연막(150)에 조직이 성긴 돌기부(108)가 형성되어 있어도 항상 웨트 에칭은 막 두께 T1에 상당하는 소정량 밖에 에칭되지 않고, 정상적인 접속 구멍(111)을 형성하므로 다층 배선의 신뢰성을 향상시킬 수 있다.
이상과 같이 본 발명에 따른 반도체 장치는, SOG막 상에 하측 실리콘 산화막, 실리콘 질화막, 상측 실리콘 산화막을 형성하고, 이들을 통해 하층 배선층과 상층 배선층을 접속하는 것이고, 상측 실리콘 산화막에 형성하는 확대 개구를 상측 실리콘 산화막에 한정하여 형성할 수 있기 때문에, 확대 개구가 SOG막 부분에서 이상하게 확대되어 정상적인 접속을 저해하는 것을 방지하면서, 아울러 확대 개구를 정확한 깊이로 제어하여 형성할 수 있어 다층 배선의 신뢰성을 향상시킬 수 있다.
또한 본 발명에 따른 반도체 장치의 제조 방법은, 상측 실리콘 산화막에 웨트 에칭에 의해 확대 개구를 형성하는 공정에 있어서 상측 실리콘 산화막 아래에 실리콘 질화막이 설치되어 있기 때문에, SOG막의 표면에 미소 돌기가 존재해도 확대 개구가 SOG막 부분에 이상하게 형성되는 것을 방지하며, 게다가 확대 개구를 정확하게 상측 실리콘 산화막 내에 정확하게 제한하여 형성할 수 있기 때문에, 신뢰성이 향상된 다층 배선을 형성할 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    반도체 기판 상에 설치된 하층 배선층, 상기 하층 배선층을 피복하는 SOG막, 상기 SOG막 상에 형성된 하측 실리콘 산화막, 상기 하측 실리콘 산화막 상에 형성된실리콘 질화막, 상기 실리콘 질화막 상에 형성된 상측 실리콘 산화막, 및 상기 상측 실리콘 산화막 상에 설치된 상층 배선층을 포함하고,
    상기 상측 실리콘 산화막에 형성된 확대 개구와, 상기 실리콘 질화막과 하측 실리콘 산화막에 형성된 관통홀을 통해 상기 상측 배선층이 상기 하층 배선층에 접속된 반도체 장치.
  2. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 하층 배선을 형성하는 공정, 상기 하층 배선층 상에 SOG막을 형성하는 공정, 상기 SOG막 상에 하측 실리콘 산화막을 형성하고 그 위에 실리콘 질화막을 형성하며 또 그 위에 상측 실리콘 산화막을 형성하는 공정, 상기 상측 실리콘 산화막 상에 레지스트막을 형성하고 상기 레지스트막에 개구를 형성하는 공정, 상기 개구를 통해 상기 상측 실리콘 산화막을 웨트 에칭하여 상기 상측 실리콘 산화막에 확대 개구를 형성하는 공정, 및 상기 확대 개구를 통해 상기 실리콘 질화막과 하측 실리콘 산화막에 상기 하층 배선층으로 통하는 관통홀을 형성하는 공정을 포함한 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 상측 실리콘 산화막의 막 두께가 상기 웨트 에칭의 에칭량과 실질적으로 동일하게 설정되는 반도체 장치의 제조 방법.
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