KR20020031074A - Plating bath - Google Patents
Plating bath Download PDFInfo
- Publication number
- KR20020031074A KR20020031074A KR1020010064674A KR20010064674A KR20020031074A KR 20020031074 A KR20020031074 A KR 20020031074A KR 1020010064674 A KR1020010064674 A KR 1020010064674A KR 20010064674 A KR20010064674 A KR 20010064674A KR 20020031074 A KR20020031074 A KR 20020031074A
- Authority
- KR
- South Korea
- Prior art keywords
- seed layer
- electroplating bath
- copper
- electroplating
- substrate
- Prior art date
Links
Classifications
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D3/00—Electroplating: Baths therefor
- C25D3/02—Electroplating: Baths therefor from solutions
- C25D3/56—Electroplating: Baths therefor from solutions of alloys
- C25D3/58—Electroplating: Baths therefor from solutions of alloys containing more than 50% by weight of copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
Abstract
Description
본 발명은 일반적으로 후속의 금속화(subsequent metallization)를 위한 시드층(seed layer) 분야에 관한 것이다. 특히, 본 발명은 금속화에 이전에 시드층을 보완하는 방법 및 어퍼쳐 충진방법에 관한 것이다.The present invention generally relates to the field of seed layers for subsequent metallization. In particular, the present invention relates to a method and aperture filling method that complements the seed layer prior to metallization.
보다 소형의 마이크로일렉트로닉 디바이스(microlectronic device), 이를테면 서브-마이크론의 기하구조를 가진 디바이스에 대한 경향은 보다 큰 밀도(density)를 취급할 수 있는 다중 금속화층을 가진 디바이스를 출현시켰다. 반도체 웨이퍼상에, 배선(wiring)으로서도 지칭되는 금속선(metal line)을 형성하는데 사용되는 통상의 금속 하나는 알루미늄이다. 알루미늄은 비교적 저렴하며 낮은 고유저항을 가지고 있고, 비교적 에칭하기 쉽다는 장점이 있다. 알루미늄은 또한 다른 금속층을 연결하도록 바이어(via)내에 상호 접속부(interconnection)를 형성하는데 사용되어 왔다. 그러나, 바이어/접촉홀(contact hole)의 크기가 서브-마이크론 영역으로 축소됨에 따라, 스텝 커버리지(step coverage) 문제가 나타나며, 이어 알루미늄을 사용하여 서로 다른 금속층 사이의 상호 접속부를 형성할 때 신뢰성 문제를 야기시킬 수 있다. 이러한 열악한 스텝 커버리지는 높은 전류 밀도를 초래하고 전기이동 (electromigration)을 증가시킨다.The trend towards smaller microelectronic devices, such as those with sub-micron geometries, has led to the emergence of devices with multiple metallization layers that can handle greater densities. One common metal used to form metal lines, also referred to as wiring, on a semiconductor wafer is aluminum. Aluminum has the advantages of being relatively inexpensive, having low resistivity, and being relatively easy to etch. Aluminum has also been used to form interconnects in vias to connect other metal layers. However, as the size of the via / contact hole is reduced to the sub-micron region, step coverage problems appear, which in turn is a reliability issue when forming interconnects between different metal layers using aluminum. May cause. This poor step coverage results in high current densities and increases electromigration.
바이어내에 개선된 상호 접속 경로(interconnection path)를 제공하기 위한 방법의 하나는 금속층으로 알루미늄을 사용하면서 텅스텐과 같은 금속을 사용하여 완전히 충진된 플러그(plug)를 형성하는 것이다. 그러나, 텅스텐 공정은 고가이며 복잡하고, 텅스텐은 높은 고유저항을 가지고 있으며, 텅스텐 플러그는 보이드(void)에 민감하여 배선층을 가진 인터페이스(interface)를 열악하게 형성한다.One way to provide an improved interconnect path in the via is to form a fully filled plug using a metal such as tungsten while using aluminum as the metal layer. However, tungsten processes are expensive and complex, tungsten has high resistivity, and tungsten plugs are sensitive to voids, resulting in poorly formed interfaces with wiring layers.
구리는 상호 접속 금속화를 위한 대체 물질로서 제안되어 왔다. 구리는 텅스텐에 비해 개선된 전기적 특성을 가지고 있고 알루미늄에 비해 낮은 고유저항과 보다 양호한 전자이동 특성을 가지고 있다는 장점이 있다. 구리의 단점은, 알루미늄 및 텅스텐에 비해 에칭하기가 좀더 어렵다는 점과 실리콘 다이옥사이드와 같은 유전체층내로 이동하는 경향을 갖는다는 점이다. 이러한 이동을 방지하기 위해, 격벽층(barrier layer), 이를테면 티타늄 나이트라이드, 탄탈륨 나이트라이드 등이 구리층의 침착전에 사용되어야 한다.Copper has been proposed as an alternative material for interconnect metallization. Copper has the advantages of improved electrical properties compared to tungsten and lower resistivity and better electron transfer properties than aluminum. Disadvantages of copper are that they are more difficult to etch compared to aluminum and tungsten and tend to migrate into dielectric layers such as silicon dioxide. To prevent this migration, barrier layers such as titanium nitride, tantalum nitride and the like must be used prior to the deposition of the copper layer.
금속층을 도포하기 위한 전형적인 기술, 이를테면 전기화학적 침착 (electrochemical deposition)은 전기전도층에 구리를 도포하는데에만 적합하다. 따라서, 하도층의 전도성 시드층, 전형적으로는 구리와 같은 금속 시드층이 일반적으로 구리의 전기화학적 침착전에 기판에 도포된다. 이러한 시드층은 다양한 방법, 이를테면 물리증착법("PVD")과 화학증착법("CVD")에 의해 도포될 수 있다. 전형적으로, 시드층은 다른 금속층에 비해 얇으며, 이를테면 50 내지 1500 옹스트롬의 두께이다.Typical techniques for applying a metal layer, such as electrochemical deposition, are only suitable for applying copper to an electrically conductive layer. Thus, a conductive seed layer of the undercoat layer, typically a metal seed layer such as copper, is generally applied to the substrate prior to electrochemical deposition of copper. Such seed layers may be applied by various methods, such as physical vapor deposition ("PVD") and chemical vapor deposition ("CVD"). Typically, the seed layer is thinner than other metal layers, such as between 50 and 1500 angstroms thick.
미국특허 제5,824,599호(샤캄-디아만드(Schacham-Diamand) 외)는 진공하에서 웨이퍼상의 격벽층 위에 촉매 구리층을 정각으로 블랭킷 침착(conformally blanket deposition)시킨 다음, 진공을 유지하면서 상기 촉매 구리층 위에 보호 알루미늄층을 침착시킴으로써, 구리 시드층의 표면상에 산화물의 형성을 방지하는 방법을 개시하고 있다. 이와 같은 진공하에서의 구리층의 블랭킷 침착은 통상적으로 사용되는 이러한 공정의 대표적인 것이다.U.S. Pat.No. 5,824,599 (Schacham-Diamand et al.) Discloses a blanket deposition of a catalytic copper layer on a barrier layer on a wafer under vacuum at a right angle, followed by a vacuum on the catalyst copper layer while maintaining a vacuum. A method of preventing the formation of oxides on the surface of a copper seed layer by depositing a protective aluminum layer is disclosed. Blanket deposition of the copper layer under such vacuum is representative of such a process which is commonly used.
PCT 특허출원 WO99/47731호(첸(Chen))는 처음에 초박판 시드층을 증착시키고 이어서 초박판 시드층을 전기화학적으로 증강시켜 최종 시드층을 형성함으로써 시드층을 제공하는 방법을 개시하고 있다. 구리 시드층은 알칼리 전해조를 사용함으로써 증강되는데, 즉 불연속부(즉, 시드층의 커버리지가 불완전하거나 결여된 시드층내의 부위)가 감소된다. 이러한 알칼리 도금은 정각적(conformal)이다. 어퍼쳐, 특히 매우 작은 어퍼쳐의 바닥-상단 충진(bottom-up fill)은 개시되어 있지 않다. 어퍼쳐의 후속 금속 충진은 바람직하게는 산성 구리조로 전기도금함으로써 달성될 수 있다. 그러나, 시드층을 증강시키는 이 방법을 사용하는 사람은 종래의 산성 전해 도금조를 사용하기 전에 시드층을 세정하고 중화시켜야 할 것이다. 이 특허출원에는 구리 설페이트를 함유하는 알칼리 구리 도금조만이 개시되어 있다.PCT patent application WO99 / 47731 (Chen) discloses a method for providing a seed layer by first depositing an ultrathin seed layer and then electrochemically enhancing the ultrathin seed layer to form a final seed layer. . The copper seed layer is augmented by using an alkali electrolyzer, ie discontinuities (ie, areas in the seed layer that are incomplete or lacking coverage of the seed layer) are reduced. Such alkali plating is conformal. Apertures, especially bottom-up fills of very small apertures, are not disclosed. Subsequent metal filling of the aperture can preferably be achieved by electroplating with an acidic copper bath. However, anyone using this method of enhancing the seed layer will have to clean and neutralize the seed layer before using a conventional acidic electrolytic plating bath. This patent application discloses only alkali copper plating baths containing copper sulfate.
국제 특허출원 WO01/24239(텐치(Tench) 외)은 집적 회로 제조의 다마신 (Damascene) 공정에서 트렌치(trench) 및 바이어에 대한 구리 회로(copper circuitry) 도금용 고착화 구리 도금액(highly complexed copper platingsolution)을 개시하고 있다. 구리에 대한 고착화 음이온(highly complexing anion)은 피로포스페이트, 시아나이드 및 설파메이트를 포함한다. 이 특허출원은 바이어 및 트렌치와 같은 피쳐의 완전 충진, 즉 회로 형성을 개시하고 있다. 이 특허출원은 구리 회로의 후속 도금을 위한 구리 시드층의 침착에서 구리 피로포스페이트 도금액을 개시하고 있지는 않다.International patent application WO01 / 24239 (Tench et al.) Discloses a highly complexed copper plating solution for plating copper circuitry for trenches and vias in the damascene process of integrated circuit fabrication. Is starting. Highly complexing anions for copper include pyrophosphate, cyanide and sulfamate. This patent application discloses full filling, ie circuit formation, of features such as vias and trenches. This patent application does not disclose a copper pyrophosphate plating solution in the deposition of a copper seed layer for subsequent plating of a copper circuit.
따라서, 특히 작은 기하구조, 이를테면 0.5 마이크론 이하를 가진 디바이스에서 사용하기 위해, 산화물 및 불연속부를 가진 시드층의 보완 방법이 계속적으로 요구되고 있다. 또한, 어퍼쳐의 바닥-상단 충전도 요구되고 있다.Thus, there is a continuing need for methods of supplementing seed layers with oxides and discontinuities, particularly for use in devices with small geometries, such as 0.5 microns or less. There is also a need for bottom-top filling of the aperture.
놀랍게도, 본 발명의 알칼리 전기도금액이 후속의 금속화 이전에 실질적으로 불연속부를 갖지 않는 시드층을 제공함으로써 구리 시드층을 보완하는데 사용될 수 있음을 알아내었다. 또한, 본 발명의 알칼리 구리 도금조가 어퍼쳐의 바닥-상단 충진을 제공한다는 것도 알아내었다.Surprisingly, it has been found that the alkaline electroplating solution of the present invention can be used to complement the copper seed layer by providing a seed layer that is substantially free of discontinuities prior to subsequent metallization. It has also been found that the alkali copper plating bath of the present invention provides bottom-top filling of the aperture.
첫 번째 측면으로, 본 발명은 기판상에 배치된 금속 시드층을 구리 피로포스페이트를 함유한 알칼리 구리 전기도금조와 접촉시키는 단계를 포함하여 기판상에 배치된 실질적으로 불연속부를 갖지 않는 금속 시드층을 제공하는 방법을 제공한다.In a first aspect, the present invention provides a metal seed layer having substantially no discontinuities disposed on a substrate, comprising contacting the metal seed layer disposed on the substrate with an alkali copper electroplating bath containing copper pyrophosphate. Provide a way to.
두 번째 측면으로, 본 발명은 기판상에 배치된 금속 시드층을 구리 피로포스페이트를 함유한 알칼리 구리 전기도금조와 접촉시키는 단계를 포함하는 전자 디바이스의 제조방법을 제공한다.In a second aspect, the present invention provides a method of manufacturing an electronic device comprising contacting a metal seed layer disposed on a substrate with an alkali copper electroplating bath containing copper pyrophosphate.
세 번째 측면으로, 본 발명은 하나 이상의 어퍼쳐를 함유하며, 각각의 어퍼쳐가 구리 피로포스페이트를 함유한 알칼리 전기도금 조성물과의 접촉에 의해 증강된 시드층 침착물을 함유하는 전자 디바이스 기판을 포함하는 제품을 제공한다.In a third aspect, the present invention includes an electronic device substrate containing one or more apertures, each aperture containing a seed layer deposit enhanced by contact with an alkali electroplating composition containing copper pyrophosphate. Providing products.
네 번째 측면으로, 본 발명은 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하는 단계를 포함하는 화학적 기계적 평탄화 방법을 이용하여, 구리 피로포스페이트를 함유한 알칼리 전기도금 조성물과의 접촉에 의해 증강된 시드층 침착물을 함유하는 하나 이상의 어퍼쳐를 갖는 반도체 웨이퍼로부터 과량의 물질을 제거하는 방법을 제공한다.In a fourth aspect, the present invention relates to an alkali electroplating composition containing copper pyrophosphate using a chemical mechanical planarization method comprising contacting a semiconductor wafer with a rotating polishing pad to remove excess material from the semiconductor wafer. A method is provided for removing excess material from a semiconductor wafer having one or more apertures containing seed layer deposits enhanced by contact.
다섯 번째 측면으로, 본 발명은 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하는 단계를 포함하는 화학적 기계적 평탄화 방법을 이용하여, 구리 피로포스페이트를 함유한 알칼리 전기도금 조성물과의 접촉에 의해 수득된 구리 침착물을 함유하는 하나 이상의 어퍼쳐를 갖는 반도체 웨이퍼로부터 과량의 물질을 제거하는 방법을 제공한다.In a fifth aspect, the present invention relates to an alkali electroplating composition containing copper pyrophosphate using a chemical mechanical planarization method comprising contacting a semiconductor wafer with a rotating polishing pad to remove excess material from the semiconductor wafer. A method is provided for removing excess material from a semiconductor wafer having one or more apertures containing copper deposits obtained by contacting.
여섯 번째 측면으로, 본 발명은 기판상에 배치된 시드층을 구리 피로포스페이트를 함유한 알칼리 전기도금 조성물과 접촉시키는 단계 및 실질적으로 불연속부를 갖지 않는 시드층을 제공하기에 충분한 전류 밀도를 상기 전기도금 조성물에 흐르게 하는 단계를 포함하여 구리 시드층을 증강시키는 방법을 제공한다.In a sixth aspect, the present invention provides a method of contacting a seed layer disposed on a substrate with an alkali electroplating composition containing copper pyrophosphate and providing a current density sufficient to provide a seed layer substantially free of discontinuities. A method of enhancing a copper seed layer is provided comprising flowing the composition.
본 명세서 전체에 걸쳐서 사용된 다음 약자는 특별히 달리 지칭되지 않는 한 다음과 같은 의미를 갖는다: nm=나노미터(nanometers); g/L=리터당 그램(grams perliter); oz/g=미국갤런당 온스(ounces per U.S. gallon); ㎛=마이크론(micron)=마이크로미터(micrometer); ASF=제곱피트당 암페어(amperes per square foot); M=몰(molar); ㎃/㎠=제곱센티미터당 밀리암페어(milliamperes per square centimeter); ℃=섭씨온도(degrees Centigrade); ℉=화씨온도(degrees Fahrenheit) ; 및 ppm=백만분의 일(parts per million).The following abbreviations used throughout this specification have the following meanings unless specifically indicated otherwise: nm = nanometers; g / L = grams perliter; oz / g = ounces per U.S. gallon; Μm = micron = micrometer; ASF = amperes per square foot; M = molar; Mm 2 / cm 2 = milliamperes per square centimeter; Degrees Celsius = degrees Centigrade; F ° = degrees Fahrenheit; And ppm = parts per million.
본 명세서 전체에 걸쳐서 사용된 용어 "피쳐(feature)"는 기판상의 기하구조, 이를테면 트렌치 및 바이어를 말하나 이들에 한정되지 않는다. 용어 "어퍼쳐(apertures)"는 바이어 및 트렌치와 같은 함몰 피쳐를 말한다. 용어 "작은 피쳐(small features)"는 크기 1 마이크론 이하의 피쳐를 말한다. "매우 작은 피쳐(very small features)"는 크기 1/2 마이크론 이하의 피쳐를 말한다. 마찬가지로, "작은 어퍼쳐(small apertures)"는 크기 1 마이크론 이하의 어퍼쳐를 말하고, "매우 작은 어퍼쳐(very small apertures)"는 크기 1/2 마이크론의 어퍼쳐를 말한다. 본 명세서의 전체에 걸쳐서 사용된 용어 "도금(plating)"은 달리 명확하게 언급하지 않는 한 금속 전기도금을 말한다. 용어 "침착(depositing)" 및 "도금 (plating)"은 본 명세서의 전체에 걸쳐 상호 교환적으로 사용된다. 용어 "촉진제 (accelerator)"는 도금 속도를 높이는 화합물을 말한다. 용어 "억제제 (suppressor)"는 도금 속도를 억제하는 화합물을 말한다. 용어 "할라이드"는 플루오라이드, 클로라이드, 브로마이드 및 요오다이드를 말한다.The term "feature" as used throughout this specification refers to, but is not limited to, geometries on the substrate, such as trenches and vias. The term "apertures" refers to recessed features such as vias and trenches. The term "small features" refers to features less than 1 micron in size. "Very small features" refers to features of size 1/2 micron or less. Likewise, "small apertures" refer to apertures less than 1 micron in size, and "very small apertures" refer to apertures of size 1/2 micron. As used throughout this specification, the term "plating" refers to metal electroplating, unless explicitly stated otherwise. The terms "depositing" and "plating" are used interchangeably throughout this specification. The term "accelerator" refers to a compound that increases the plating rate. The term "suppressor" refers to a compound that inhibits the plating rate. The term "halide" refers to fluoride, chloride, bromide and iodide.
모든 백분율 및 비율은 달리 지칭하지 않는 한 중량단위이다. 모든 범위는 포괄적이고 조합될 수 있다.All percentages and ratios are by weight unless otherwise indicated. All ranges are inclusive and combinable.
본 발명은 실질적으로 불연속부 또는 보이드를 갖지 않는 시드층, 특히 구리 또는 구리 합금 시드층을 제공할 수 있는 특정의 알칼리 구리 전기도금조를 제공한다. 본 발명의 전기도금조는 특히 전자 디바이스의 제조, 및 특히 집적회로의 제조에 사용하기에 적합하다.The present invention provides certain alkali copper electroplating baths that can provide seed layers, in particular copper or copper alloy seed layers, that are substantially free of discontinuities or voids. The electroplating bath of the invention is particularly suitable for use in the manufacture of electronic devices, and in particular in the manufacture of integrated circuits.
본 발명의 전기도금액은 일반적으로 구리 피로포스페이트, 하나 이상의 착화제(complexing agent), 물 및 오르토포스페이트를 함유한다. 본 발명의 전기도금액은 임의로 하나 이상의 첨가제(additives), 이를테면 할라이드, 촉진제 (accelerators) 또는 증백제(brighteners), 억제제(suppressors), 평탄화제 (levelers), 그레인 리파이너(grain refiners), 습윤제(wetting agent), 계면활성제 (surfactants) 등을 함유할 수 있다.Electroplating solutions of the present invention generally contain copper pyrophosphate, one or more complexing agents, water and orthophosphate. The electroplating solutions of the present invention may optionally contain one or more additives, such as halides, accelerators or brighteners, inhibitors, levelers, grain refiners, wetting agents. agent), surfactants and the like.
구리 피로포스페이는 전기도금조에 약 2.5oz/g 내지 약 4oz/gal의 양으로 존재한다. 이 범위 이상 또는 이하의 양이 사용될 수 있지만, 목적하는 구리 침착물의 양이 적다.Copper pyrophosphate is present in the electroplating bath in an amount of about 2.5 oz / g to about 4 oz / gal. An amount above or below this range may be used, but the amount of copper deposit desired is small.
시드층 보완 전기도금조는 또한 다른 합금 성분의 양을 함유할 수 있다. 따라서, 본 발명에서 유용한 구리 전기도금조는 구리 또는 구리 합금을 침착시킬 수 있다.The seed layer complementary electroplating bath may also contain amounts of other alloying components. Thus, copper electroplating baths useful in the present invention can deposit copper or copper alloys.
본 발명의 알칼리 전기도금조의 pH는 전형적으로는 7 내지 11, 바람직하게는 7.5 내지 9, 더욱 바람직하게는 8 내지 9, 특히 바람직하게는 8 내지 8.8, 매우 특히 바람직하게는 8.1 내지 8.5의 범위이다. pH가 9 보다 높으면 전류 밀도의 감소 및 불균일(roughness)을 유발하는 경향이 있기 때문에 pH가 9 이하인 것이 바람직하다. pH가 7 보다 낮은 조는 오르토포스페이트 축적(builup)과 이동력(throwing power)의 손실을 유발시키는 경향이 있다. 적합한 착화제로는 포타슘 피로포스페이트 및 소듐 피로포스페이트와 같은 피로포스페이트를 포함한다. 전형적으로는, 피로포스페이트 대 구리의 비율은 5:1 내지 9.5:1, 바람직하게는 6:1 내지 9.5:1, 더욱 바람직하게는 7:1 내지 9:1, 특히 바람직하게는 7.5:1 내지 8:1의 범위이다.The pH of the alkali electroplating bath of the present invention is typically in the range of 7 to 11, preferably 7.5 to 9, more preferably 8 to 9, particularly preferably 8 to 8.8, very particularly preferably 8.1 to 8.5. . If the pH is higher than 9, the pH is preferably 9 or less because it tends to cause a decrease in current density and roughness. Tanks with a pH lower than 7 tend to cause orthophosphate builup and loss of throwing power. Suitable complexing agents include pyrophosphates such as potassium pyrophosphate and sodium pyrophosphate. Typically, the ratio of pyrophosphate to copper is 5: 1 to 9.5: 1, preferably 6: 1 to 9.5: 1, more preferably 7: 1 to 9: 1, particularly preferably 7.5: 1 to It is in the range of 8: 1.
하나 이상의 염기가 임의로 본 발명의 전기도금조에 첨가될 수 있다. 적합한 임의의 염기로는 암모늄하이드록사이드 및 테트라(C1-C4)알킬암모늄 하이드록사이드, 이를테면 테트라메틸암모늄 하이드록사이드를 포함하지만 이에 한정되는 것은 아니다. 염기의 양은 0.05 내지 0.5oz/gal, 바람직하게는 0.1 내지 0.4oz/g일 수 있다.One or more bases may optionally be added to the electroplating bath of the present invention. Any suitable base includes, but is not limited to, ammonium hydroxide and tetra (C 1 -C 4 ) alkylammonium hydroxides such as tetramethylammonium hydroxide. The amount of base may be 0.05 to 0.5 oz / gal, preferably 0.1 to 0.4 oz / g.
본 발명에 따른 특히 적합한 전기도금조는 암모니아, 알칼리 금속 또는 모두를 실질적으로 함유하지 않는 것이다. 다른 예에서, 본 발명의 구리 피로포스페이트 도금조는 암모니아 또는 알칼리 금속을 함유하지 않는 것, 보다 바람직하게는 암모니아 및 알칼리 금속을 모두 함유하지 않는 것이다.Particularly suitable electroplating baths according to the invention are those which are substantially free of ammonia, alkali metals or both. In another example, the copper pyrophosphate plating bath of the present invention is one that does not contain ammonia or alkali metal, and more preferably does not contain both ammonia and alkali metal.
본 발명의 전해질은 임의로 하나 이상의 할라이드를 함유하며, 바람직하게는 적어도 하나의 할라이드를 함유한다. 클로라이드 또는 브로마이드가 바람직한 할라이드이고, 클로라이드가 더욱 바람직하다. 할라이드 이온의 광범위한 농도(할라이드 이온이 사용될 경우)가 적절히 이용될 수 있으며, 예를 들어 도금액중에 할라이드 이온 약 0(할라이드 이온이 사용되지 않는 경우) 내지 40ppm이다. 이러한 할라이드는 상응하는 수소 할라이드 산 또는 임의의 적합한 염으로서 첨가될 수 있다.The electrolyte of the present invention optionally contains one or more halides, preferably at least one halide. Chloride or bromide are preferred halides, with chloride being more preferred. A wide range of concentrations of halide ions (if halide ions are used) can be used as appropriate, for example, from about 0 (if no halide ions) to 40 ppm in the plating liquid. Such halides may be added as the corresponding hydrogen halide acid or any suitable salt.
공지된 증백제를 포함하여 다양한 증백제 또는 촉진제가 본 발명의 조성물에 사용될 수 있다. 특히 적합한 증백제는 머캅토벤조티아졸, 예를 들어 2-포타슘 머캅토벤조티아졸, 및 2,5-디머캅토-1,3,4-티아디아졸이다. 이러한 증백제는 단독으로 또는 조합하여 사용할 수 있다. 전기도금조에 존재하는 증백제 또는 촉진제의 양은 약 0.1 내지 약 1000ppm의 범위이다. 바람직하게는, 이러한 화합물은 약 0.5 내지 약 300ppm, 더욱 바람직하게는 약 1 내지 약 100ppm, 특히 바람직하게는 약 2 내지 약 50ppm의 양으로 존재한다.Various brighteners or promoters can be used in the compositions of the present invention, including known brighteners. Particularly suitable brighteners are mercaptobenzothiazoles such as 2-potassium mercaptobenzothiazole, and 2,5-dimercapto-1,3,4-thiadiazole. These brighteners can be used alone or in combination. The amount of brightener or promoter present in the electroplating bath ranges from about 0.1 ppm to about 1000 ppm. Preferably, such compounds are present in an amount of about 0.5 to about 300 ppm, more preferably about 1 to about 100 ppm, particularly preferably about 2 to about 50 ppm.
본 발명의 전기도금조에 첨가될 수 있는 다른 적합한 유기 첨가제는 하나 이상의 억제제, 하나 이상의 평탄화제, 하나 이상의 계면활성제, 하나 이상의 그레인 리파이너 등이다. 전기도금조에 존재하는 이러한 억제제의 양은 약 0.1 내지 약 1000ppm의 범위이다. 바람직하게는, 억제제 화합물은 약 0.5 내지 약 500ppm, 더욱 바람직하게는 약 1 내지 약 200ppm의 양으로 존재한다. 계면활성제는 전형적으로 조의 중량기준으로 약 1 내지 10,000ppm, 더욱 바람직하게는 약 5 내지 10,000ppm의 농도범위로 구리 전기도금액에 첨가된다. 본 발명의 도금조성물에 특히 적합한 계면활성제는 폴리에틸렌 글리콜 코폴리머를 비롯한 상용 폴리에틸렌 글리콜 코폴리머이다. 이러한 폴리머는 예를 들어 BASF(상표명 Tetronic과 Pluronic으로 BASF사에 의해 시판됨)로부터 구입할 수 있으며, Chemax사제 코폴리머이다. 평탄화제가 임의로 약 0.01 내지 약 50ppm의 양으로 본 발명의 전기도금조에 첨가될 수 있다.Other suitable organic additives that may be added to the electroplating baths of the present invention are one or more inhibitors, one or more leveling agents, one or more surfactants, one or more grain refiners, and the like. The amount of such inhibitor present in the electroplating bath ranges from about 0.1 ppm to about 1000 ppm. Preferably, the inhibitor compound is present in an amount of about 0.5 to about 500 ppm, more preferably about 1 to about 200 ppm. Surfactants are typically added to the copper electroplating solution in a concentration range of about 1 to 10,000 ppm, more preferably about 5 to 10,000 ppm by weight of the bath. Particularly suitable surfactants for the plating compositions of the present invention are commercially available polyethylene glycol copolymers, including polyethylene glycol copolymers. Such polymers are available, for example, from BASF (commercially available from BASF under the trade names Tetronic and Pluronic) and are copolymers from Chemax. Leveling agents may optionally be added to the electroplating baths of the present invention in amounts of about 0.01 to about 50 ppm.
본 발명의 전기도금조는 구리 또는 구리 합금 시드층을 처리하거나 보완하여실질적으로 불연속부를 갖지 않는 시드층을 제공하는데 유리하게 사용된다. 바람직하게는, 본 발명은 실질적으로 불연속부를 갖지 않으며 실질적으로 시드층 산화물을 갖지 않는 시드층을 제공한다.The electroplating bath of the present invention is advantageously used to treat or supplement the copper or copper alloy seed layer to provide a seed layer that is substantially free of discontinuities. Preferably, the present invention provides a seed layer that is substantially free of discontinuities and substantially free of seed layer oxides.
본 발명의 구리 전기도금 조성물은 종래의 더 농축된 구리 전기도금조와 유사한 방법으로 적절히 사용된다. 본 발명의 도금조는 바람직하게는 실온이하 내지 실온이상, 예를 들어 65℉ 이하 및 그 이상의 온도 범위에서 사용된다. 바람직하게는, 도금조는 100 내지 135℉, 더욱 바람직하게는 115 내지 125℉ 범위의 온도에서 작동된다. 도금조성물은 예를 들어 에어 스파저(air sparger), 워크 피스 교반(work piece agitation), 충돌법(impingement) 또는 다른 적합한 방법에 의해 사용중 교반하는 것이 바람직하다. 도금은 기판 특성에 따라 1 내지 40 ASF의 전류 범위에서 수행하는 것이 바람직하다. 도금 시간은 워크 피스의 곤란성에 따라, 약 2 분 내지 1 시간 이상의 범위일 수 있다.The copper electroplating compositions of the present invention are suitably used in a manner similar to conventional more concentrated copper electroplating baths. The plating bath of the present invention is preferably used in a temperature range below room temperature to above room temperature, for example below 65 ° F and above. Preferably, the plating bath is operated at a temperature in the range of 100 to 135 ° F, more preferably 115 to 125 ° F. The plating composition is preferably stirred in use, for example by air sparger, work piece agitation, impingement or other suitable method. Plating is preferably carried out in the current range of 1 to 40 ASF, depending on the substrate properties. The plating time may range from about 2 minutes to 1 hour or more, depending on the difficulty of the workpiece.
상기에 설명한 바와 같이, 다양한 기판이 본 발명의 조성물로 도금될 수 있다. 본 발명의 조성물은 곤란한 워크 피스, 이를테면 작은 직경, 고종횡비의 마이크로바이어(microvia)와 다른 어퍼쳐를 갖는 회로판 기판을 도금하는데 특히 유용하다. 본 발명의 도금조성물은 또한 집적 회로 디바이스, 이를테면 성형된 반도체 디바이스 등을 도금하는데 특히 유용할 것이다. 본 발명의 조성물은 고종횡비의 마이크로바이어와 트렌치, 이를테면 4:1 이상의 종횡비를 가진 마이크로바이어와 트렌치를 도금하는데 특히 적합하다.As described above, various substrates may be plated with the compositions of the present invention. The compositions of the present invention are particularly useful for plating circuit board substrates having difficult workpieces, such as small diameter, high aspect ratio microvias and other apertures. Plating compositions of the present invention will also be particularly useful for plating integrated circuit devices, such as shaped semiconductor devices, and the like. The compositions of the present invention are particularly suitable for plating high aspect ratio microvias and trenches, such as microvias and trenches having an aspect ratio of 4: 1 or greater.
상기에 설명한 바와 같이, 본 발명의 도금액을 사용하여 결함 없이(예를 들어, 이온 빔 시험에 의해 보이드 또는 인클루젼이 없음) 약 200nm 이하의 직경을 가진 적어도 4:1의 종횡비가 효과적으로 구리 도금된다. 150nm 이하, 또는 심지어 약 100nm 이하의 직경, 및 5:1, 6:1, 7:1, 10:1 또는 그 이상, 및 심지어 약 15:1 이하 또는 그 이상의 종횡비를 가진 어퍼쳐가 본 발명의 도금액을 이용하여 효과적으로 도금될 수 있다(이온 빔 시험에 의해 보이드 또는 인클루젼이 없음). 본 발명은 특히 1㎛ 이하의 어퍼쳐, 바람직하게는 0.5㎛ 이하의 어퍼쳐, 더욱 바람직하게는 0.18㎛ 이하의 어퍼쳐를 갖는 기판상에 시드층을 보완하는데 적합하다.As described above, at least an aspect ratio of at least 4: 1 having a diameter of about 200 nm or less without defects (e.g., no voids or inclusions by ion beam testing) using the plating solution of the present invention is effective. do. An aperture having a diameter of 150 nm or less, or even about 100 nm or less, and an aspect ratio of 5: 1, 6: 1, 7: 1, 10: 1 or more, and even about 15: 1 or less or more It can be plated effectively using a plating liquid (no void or inclusion by ion beam test). The present invention is particularly suitable for complementing the seed layer on a substrate having an aperture of 1 μm or less, preferably an aperture of 0.5 μm or less, more preferably an aperture of 0.18 μm or less.
다양한 기판이 본 발명에 따른 구리로 도금될 수 있다. 특히 적합한 기판은 전자 디바이스, 이를테면 집적회로, 인쇄배선판의 내부층 및 외부층, 가요성 회로(flexible circuits) 등의 제조에 사용되는 웨이퍼와 같은 전자 디바이스의 제조에 사용되는 기판이다. 기판이 웨이퍼인 것이 바람직하다.Various substrates can be plated with copper according to the present invention. Particularly suitable substrates are those used in the manufacture of electronic devices such as wafers used in the manufacture of electronic devices, such as integrated circuits, inner and outer layers of printed wiring boards, flexible circuits and the like. It is preferred that the substrate is a wafer.
따라서, 본 발명은 기판상에 배치된 금속 시드층을 구리 피로포스페이트를 함유한 알칼리 전기도금조와 접촉시키는 단계를 포함하여 기판상에 배치된 실질적으로 불연속부를 갖지 않는 금속 시드층을 제공하는 방법을 제공한다. 이어, 상기 시드층-함유 기판에 시드층을 증강시키기에, 즉 불연속부를 제거 또는 보완하기에 충분한 시간동안 1 내지 40 ASF의 범위의 전류밀도를 흐르게 하여 실질적으로 불연속부를 갖지 않는 시드층을 제공한다.Accordingly, the present invention provides a method of providing a metal seed layer having substantially no discontinuities disposed on a substrate, including contacting the metal seed layer disposed on the substrate with an alkali electroplating bath containing copper pyrophosphate. do. This seed layer-containing substrate is then flowed with a current density in the range of 1 to 40 ASF for a time sufficient to enhance the seed layer, i.e. to remove or supplement the discontinuities, to provide a seed layer that is substantially free of discontinuities. .
본 발명은 또한 기판상에 배치된 금속 시드층을 구리 피로포스페이트를 함유한 알칼리 구리 전기도금조와 접촉시키는 단계를 포함하는 전자 디바이스의 제조방법을 제공한다. 본 발명의 이점은 본 발명의 도금조가 불연속부를 실질적으로 제거함으로써 시드층을 증강시키는 점뿐만 아니라 어퍼쳐를 구리로 실질적으로 금속화시키거나 충진시키는데 사용될 수 있다는 점이다. 따라서, 본 발명의 전기도금조는 상단-바닥 충진 또는 초충진을 제공한다.The present invention also provides a method of making an electronic device comprising contacting a metal seed layer disposed on a substrate with an alkali copper electroplating bath containing copper pyrophosphate. An advantage of the present invention is that the plating bath of the present invention can be used to substantially metallize or fill the aperture with copper as well as to enhance the seed layer by substantially removing the discontinuities. Thus, the electroplating bath of the present invention provides top-bottom filling or super filling.
"초충진" 또는 바닥-상단 충진은 도금될 기판의 상부 표면상에 발생하는 도금보다 피쳐, 특히 작은 피쳐의 바닥에서 금속 도금이 빠른 경우 발생한다. "정각 도금(conformal plating)"은 금속 도금에 이어 표면 토포그래피(surface topography)가 피쳐(이를테면, 트렌치 또는 바이어) 바닥에서의 금속 도금과 같은 속도로 일어날 경우 발생한다. 정각 도금이 바람직한 경우가 있는 반면 초충진 도금이 바람직한 경우가 있다. 특정의 전자 디바이스, 이를테면, 작거나 매우 작은 피쳐를 갖는 집적회로 또는 반도체의 제조에 사용되는 웨이퍼와 같은 전자 디바이스를 제조하는 경우 초충진 도금이 바람직하다. 이러한 전자 디바이스의 제조에 있어서는 초충진 구리 전기도금이 특히 바람직하다."Superfilled" or bottom-top fill occurs when metal plating is faster at the bottom of the feature, especially at the bottom of the feature, than the plating that occurs on the top surface of the substrate to be plated. "Conformal plating" occurs when metal plating followed by surface topography occurs at the same rate as metal plating at the bottom of the feature (such as a trench or via). Right angle plating is sometimes preferred, while superfill plating is sometimes preferred. Superfill plating is preferred when manufacturing certain electronic devices, such as wafers used in the manufacture of integrated circuits or semiconductors with small or very small features. In the manufacture of such electronic devices, superfilled copper electroplating is particularly preferred.
일반적으로 초충진 침착은 피쳐 바닥에서의 침착 속도가 기판의 상부 표면에서의 침착속도보다 클 경우 일어난다. 이론에 매이지는 않지만, 기판 표면에서의 침착속도는 적용되는 전류의 세기 및 도금조에서 반응물의 질량 이동(mass transport(전달,convection))에 의해 조절될 것이다. 또한, 이론에 매이지는 않지만, 매우 작은 피쳐를 도금할 경우에는 피쳐내로의 전달이 그다지 중요하지 않으므로, 피쳐내로의 침착 속도는 질량 이동(확산(diffusion))에 의해 조절된다.Superfill deposition generally occurs when the deposition rate at the feature bottom is greater than the deposition rate at the top surface of the substrate. Without being bound by theory, the deposition rate at the substrate surface will be controlled by the strength of the applied current and the mass transport of the reactants in the plating bath. Furthermore, although not bound by theory, the deposition rate into the feature is controlled by mass transfer (diffusion), since the transfer into the feature is not very important when plating very small features.
따라서, 본 발명은 또한 하나 이상의 어퍼쳐를 함유하며, 각각의 어퍼쳐가 구리 피로포스페이트를 함유한 알칼리 전기도금 조성물과의 접촉에 의해 증강된 시드층 침착물을 함유하는 전자 디바이스 기판을 포함하는 제품을 제공한다. 본 발명은 또한, 하나 이상의 어퍼쳐를 함유하며, 각각의 어퍼쳐가 구리 피로포스페이트를 함유한 알칼리 전기도금 조성물과의 접촉에 의해 침착된 시드층을 함유하는 전자 디바이스 기판을 포함하는 제품을 제공한다.Accordingly, the present invention also encompasses an article comprising an electronic device substrate containing one or more apertures, each aperture containing a seed layer deposit enhanced by contact with an alkali electroplating composition containing copper pyrophosphate. To provide. The present invention also provides an article comprising an electronic device substrate containing one or more apertures, each aperture containing a seed layer deposited by contact with an alkali electroplating composition containing copper pyrophosphate. .
다른 예에서, 증강된 시드층을 가진 기판을 도금조로부터 옮기고 물로 세정한 다음 제 2 구리 전기도금조와 접촉시켜 어퍼쳐를 금속화시키거나 충진시킨다. 이러한 제 2 전기도금조는 알칼리성 또는 산성이다. 이러한 도금조는 당업자에게 잘 알려져 있다. 금속화, 즉 어퍼쳐의 충진후, 기판을, 웨이퍼의 경우, 화학적-기계적 평탄화("CMP") 처리하는 것이 바람직하다. CMP 공정은 본 발명에 따라 다음과 같이 수행될 수 있다.In another example, the substrate with the enhanced seed layer is removed from the plating bath, washed with water and contacted with a second copper electroplating bath to metallize or fill the aperture. This second electroplating bath is alkaline or acidic. Such plating baths are well known to those skilled in the art. After metallization, ie filling of the apertures, it is desirable to treat the substrate, in the case of wafers, with chemical-mechanical planarization (“CMP”). The CMP process can be performed according to the present invention as follows.
이동형 폴리싱 패드의 표면에 대해 웨이퍼를 밀착시키는 웨이퍼 캐리어(wafer carrier)에 웨이퍼를 고정시킨다. 폴리싱 패드는 종래의 매끄러운 폴리싱 패드 또는 홈 있는 폴리싱 패드일 수 있다. 홈이 있는 폴리싱 패드의 예가 미국특허 제5,177,908호; 제5,020,283호; 제5,297,364호; 제5,216,843호; 제5,329,734호; 제5,435,772호; 제5,394,655호; 제5,650,039호; 제5,489,233호; 제5,578,362호; 제5,900,164호; 제5,609,719호; 제5,628,862호; 제5,769,699호; 제5,690,540호; 제5,778,481호; 제5,645,469호; 제5,725,420호; 제5,842,910호; 제5,873,772호; 제5,921,855호; 제5,888,121호; 제5,984,769호; 및 유럽특허 제806267호에 기재되어 있다. 폴리싱 패드는 폴리싱 패드를 회전시킬 수 있는 통상의 플래튼(platen)상에 놓일 수 있다. 폴리싱 패드는 접착제(이에 한정되는 것은아님), 이를테면 양면에 접착제가 있는 양면 테이프와 같은 취부수단(holding mean)에 의해 플래튼상에 취부될 수 있다.The wafer is fixed to a wafer carrier that adheres the wafer to the surface of the removable polishing pad. The polishing pad can be a conventional smooth polishing pad or a grooved polishing pad. Examples of grooved polishing pads are described in US Pat. No. 5,177,908; 5,020,283; 5,020,283; 5,297,364; 5,216,843; 5,216,843; No. 5,329,734; No. 5,435,772; 5,394,655; 5,394,655; No. 5,650,039; 5,489,233; 5,489,233; 5,578,362; 5,578,362; 5,900,164; 5,900,164; 5,609,719; 5,609,719; 5,628,862; 5,628,862; 5,769,699; 5,769,699; 5,690,540; 5,690,540; 5,778,481; 5,778,481; 5,645,469; 5,645,469; 5,725,420; 5,725,420; 5,842,910; 5,842,910; 5,873,772; 5,873,772; 5,921,855; 5,921,855; 5,888,121; 5,888,121; 5,984,769; And European Patent No. 808267. The polishing pad can be placed on a conventional platen that can rotate the polishing pad. The polishing pad may be mounted on the platen by a holding mean such as, but not limited to, an adhesive, such as a double sided tape with adhesive on both sides.
폴리싱 용액 또는 슬러리를 폴리싱 패드상에 공급한다. 웨이퍼 캐리어를 폴리싱 패드상에서 서로 다른 위치에 있게 할 수 있다. 웨이퍼를 웨이퍼 홀더, 진공 또는 액체 텐셔닝(liquid tensioning)(물과 같은, 그러나 이에 한정되지 않는 유체와 같은, 그러나 이에 한정되지 않음)과 같은 그러나 이들에 한정되지 않는 적합한 취부 수단에 의해 일정 위치로 취부시킬 수 있다. 취부수단이 진공에 의한 것이라면, 웨이퍼 캐리어에 연결되어 있는 중공 샤프트(hollow shaft)가 있는 것이 바람직하다. 추가로, 중공 샤프트는 공기 또는 불활성 가스(이에 한정되지 않음)와 같은 가스 압력을 조절하거나 진공을 사용하여 처음에 웨이퍼를 취부시키는데 사용될 수 있다. 가스 또는 진공은 중공 샤프트로부터 캐리어로 흐른다. 가스는 원하는 외형(contour)을 위해 폴리싱 패드에 대해 웨이퍼를 밀착시킬 수 있다. 진공은 처음에 웨이퍼를 웨이퍼 캐리어의 일정 위치로 취부되게 할 수 있다. 웨이퍼가 일단 폴리싱 패드의 상부에 위치하면 탈진공되고 가스 압력이 상승되어 폴리싱 패드에 대해 웨이퍼를 밀어내게 할 수 있다. 그후 과량의 또는 원하지 않는 구리가 제거된다. 플래튼과 웨이퍼 캐리어는 독립적으로 회전가능하다. 따라서, 웨이퍼를 폴리싱 패드와 동일 방향으로 동일하거나 또는 다른 속도로 회전시키거나 웨이퍼를 폴리싱 패드와 반대 방향으로 회전시킬 수 있다.The polishing solution or slurry is fed onto a polishing pad. The wafer carriers can be placed in different positions on the polishing pad. The wafer is placed in position by suitable mounting means such as, but not limited to, wafer holders, vacuum or liquid tensioning (such as, but not limited to, fluids such as but not limited to water). Can be mounted. If the mounting means is by vacuum, it is preferred that there is a hollow shaft connected to the wafer carrier. In addition, the hollow shaft can be used to adjust the gas pressure, such as, but not limited to, air or inert gas, or to initially mount the wafer using a vacuum. Gas or vacuum flows from the hollow shaft to the carrier. The gas can stick the wafer against the polishing pad for the desired contour. The vacuum may initially cause the wafer to be mounted in position on the wafer carrier. Once the wafer is positioned on top of the polishing pad, it may be devacuated and gas pressure may be raised to push the wafer against the polishing pad. Excess or unwanted copper is then removed. The platen and wafer carrier are independently rotatable. Thus, the wafer can be rotated at the same or different speed in the same direction as the polishing pad or the wafer can be rotated in the opposite direction to the polishing pad.
따라서, 본 발명은 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하는 단계를 포함하는 화학적 기계적 평탄화 방법을이용하여, 구리 피로포스페이트를 함유한 알칼리 전기도금 조성물과의 접촉에 의해 증강된 시드층 침착물을 함유하는 하나 이상의 어퍼쳐를 갖는 반도체 웨이퍼로부터 과량의 물질을 제거하는 방법을 제공한다.Accordingly, the present invention utilizes a chemical mechanical planarization method comprising contacting a semiconductor wafer with a rotating polishing pad to remove excess material from the semiconductor wafer, thereby contacting with an alkali electroplating composition containing copper pyrophosphate. A method is provided for removing excess material from a semiconductor wafer having one or more apertures containing enhanced seed layer deposits.
또한, 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하는 단계를 포함하는 화학적 기계적 평탄화 방법을 이용하여, 구리 피로포스페이트를 함유한 알칼리 전기도금 조성물과의 접촉에 의해 수득된 구리 침착물을 함유하는 하나 이상의 어퍼쳐를 갖는 반도체 웨이퍼로부터 과량의 물질을 제거하는 방법을 제공한다.In addition, copper obtained by contact with an alkali electroplating composition containing copper pyrophosphate, using a chemical mechanical planarization method comprising contacting the semiconductor wafer with a rotating polishing pad to remove excess material from the semiconductor wafer. A method is provided for removing excess material from a semiconductor wafer having one or more apertures containing deposits.
〈실시예〉<Example>
실시예 1Example 1
20g/L 구리 금속으로 주어진 농도의 구리 피로포스페이트를 함유하며, 또한 물중에 1g/L 이하의 유기 첨가제(예를 들어, 증백제로서 2,5-디머캅토-1,3,4-티아디아졸), pH 8.5로 주어진 농도의 암모니아 및 140g/L 포타슘 피로포스페이트를 함유하는 시드층 보완조를 제조하였다. 표면 위에 두께 100㎚이하의 구리 시드층(이온 금속 플라즈마 물리증착법("IMP-PVD")에 의해 침착됨)으로 도포된, 종횡비 4:1 이상의 피쳐 및 직경 0.15㎛ 이하의 바이어를 갖는 실리콘 웨이퍼 기판을 45℃에서 상기 시드층 보완조와 접촉시켰다. 이어, 상기 조에 3㎃/㎠의 전류 밀도를 3 분동안 흐르게 하였다. 그 다음, 기판을 시드층 보완조로부터 옮겨 탈-이온수로 세정한 후 스핀-린스-드라이 모듈(spin-rinse-dry module)에서 건조시켰다. 이어, 전해 구리 도금조, 이를테면 상표명 ULTRAFILL 2001으로 쉬플리 캄파니(Shipley Company)(말보로, 매사추세츠)에 의해 시판된 전해 구리 도금조에 기판을 처리하여 웨이퍼 기판을 금속화시켰다. 이 웨이퍼 기판을 목적하는 금속층을 제공하기에 충분한 시간동안 상기 조에 두었다. 이어, 이 웨이퍼 기판을 전해 도금조로부터 옮겨 탈이온수로 세정하여 다음 공정에 사용하였다.It contains a copper pyrophosphate at a concentration given by 20 g / L copper metal and also contains an organic additive of 1 g / L or less in water (e.g., 2,5-dimercapto-1,3,4-thiadiazole as brightener) ), a seed layer complement was prepared containing ammonia and 140 g / L potassium pyrophosphate at a concentration given by pH 8.5. A silicon wafer substrate having a feature with an aspect ratio of at least 4: 1 and a via with a diameter of 0.15 μm or less, coated with a copper seed layer (deposited by ion metal plasma physical vapor deposition (“IMP-PVD”)) of less than 100 nm thick over the surface Was contacted with the seed layer supplement bath at 45 ° C. Subsequently, a current density of 3 mA / cm 2 was flowed in the bath for 3 minutes. The substrate was then removed from the seed layer supplement bath, washed with de-ionized water and dried in a spin-rinse-dry module. Subsequently, the wafer substrate was metallized by treating the substrate with an electrolytic copper plating bath, such as the electrolytic copper plating bath sold by Shipley Company (Marlboro, Mass.) Under the tradename ULTRAFILL 2001. This wafer substrate was placed in the bath for a time sufficient to provide the desired metal layer. Subsequently, the wafer substrate was removed from the electrolytic plating bath and washed with deionized water and used in the next step.
실시예 2Example 2
물중에 1g/L 이하의 유기 첨가제(예를 들어, 증백제로서 2,5-디머캅토-1,3,4-티아디아졸), pH 8.5로 주어진 농도의 테트라메틸암모늄 하이드록사이드, 55g/L의 암모늄 포스페이트, 220g/L의 암모늄 피로포스페이트 및 90g/L의 구리 피로포스페이트를 함유하는 시드층 보완조를 제조하였다. 표면 위에 두께 100㎚이하의 구리 시드층(IMP-PVD에 의해 침착됨)으로 도포된, 종횡비 4:1 이상의 피쳐 및 직경 0.15㎛ 이하의 바이어를 갖는 실리콘 웨이퍼 기판을 45℃에서 상기 시드층 보완조와 접촉시켰다. 이어, 상기 조에 2㎃/㎠의 전류 밀도를 8 분동안 흐르게 하였다. 그 다음, 기판을 시드층 보완조로부터 옮겨 탈-이온수로 세정한 후 스핀-린스-드라이 모듈에서 건조시켰다. 이어, 전해 구리 도금조, 이를테면 상표명 ULTRAFILL 2001으로 쉬플리 캄파니(말보로, 매사추세츠)에 의해 시판된 전해 구리 도금조에 기판을 처리하여 웨이퍼 기판을 금속화시켰다. 이 웨이퍼 기판을 목적하는 금속층을 제공하기에 충분한 시간동안 상기 조에 두었다. 이어, 웨이퍼 기판을 전해 도금조로부터 옮겨 탈이온수로 세정하고 다음 공정에 사용하였다.1 g / L or less organic additive in water (e.g. 2,5-dimercapto-1,3,4-thiadiazole as brightener), tetramethylammonium hydroxide at a concentration given by pH 8.5, 55 g / A seed layer complement was prepared containing L ammonium phosphate, 220 g / L ammonium pyrophosphate and 90 g / L copper pyrophosphate. A silicon wafer substrate having a feature with an aspect ratio of at least 4: 1 and a via having a diameter of 0.15 μm or less, coated with a copper seed layer (deposited by IMP-PVD) with a thickness of 100 nm or less on the surface, at 45 ° C. Contact. Subsequently, a current density of 2 mA / cm 2 was flowed in the bath for 8 minutes. The substrates were then removed from the seed layer supplement bath, washed with de-ionized water and dried in a spin-rinse-dry module. Subsequently, the wafer substrate was metalized by subjecting the substrate to an electrolytic copper plating bath, such as the electrolytic copper plating bath sold under the tradename ULTRAFILL 2001 by Shipley Company (Marlboro, Massachusetts). This wafer substrate was placed in the bath for a time sufficient to provide the desired metal layer. The wafer substrate was then removed from the electrolytic plating bath and washed with deionized water and used for the next step.
본 발명에 따른 도금조는 후속의 금속화 이전에 실질적으로 불연속부를 갖지 않는 시드층을 제공함으로써 시드층을 보완하는데 사용될 수 있으며, 어퍼쳐의 바닥-상단 충진을 제공할 수 있다.The plating bath according to the invention can be used to supplement the seed layer by providing a seed layer that is substantially free of discontinuities prior to subsequent metallization and can provide bottom-top filling of the aperture.
Claims (13)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US24234900P | 2000-10-20 | 2000-10-20 | |
| US60/242,349 | 2000-10-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020031074A true KR20020031074A (en) | 2002-04-26 |
Family
ID=22914426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010064674A KR20020031074A (en) | 2000-10-20 | 2001-10-19 | Plating bath |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2002266096A (en) |
| KR (1) | KR20020031074A (en) |
-
2001
- 2001-10-19 JP JP2001321994A patent/JP2002266096A/en active Pending
- 2001-10-19 KR KR1020010064674A patent/KR20020031074A/en not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002266096A (en) | 2002-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100852636B1 (en) | Seed repair and electroplating bath | |
| US6824665B2 (en) | Seed layer deposition | |
| KR101089618B1 (en) | Electroplating bath | |
| KR100514251B1 (en) | Electrolytic copper plating solutions | |
| JP4598945B2 (en) | Seed layer repair method | |
| EP1649502A1 (en) | Multiple-step electrodeposition process for direct copper plating on barrier metals | |
| JP7345586B2 (en) | Copper electrodeposition in microelectronics | |
| KR20080100223A (en) | Copper electrodeposition in microelectronics | |
| KR100971267B1 (en) | Electrolyte | |
| US6660153B2 (en) | Seed layer repair bath | |
| EP1201790B1 (en) | Seed layer | |
| US20020090484A1 (en) | Plating bath | |
| EP1477588A1 (en) | Copper Electroplating composition for wafers | |
| US20020074242A1 (en) | Seed layer recovery | |
| US6797146B2 (en) | Seed layer repair | |
| KR20020032348A (en) | Seed layer deposition | |
| KR20020031074A (en) | Plating bath | |
| US20050092616A1 (en) | Baths, methods, and tools for superconformal deposition of conductive materials other than copper | |
| US20020079232A1 (en) | Seed layer deposition | |
| KR20020032347A (en) | Seed layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |