KR20020014236A - 반도체소자의 콘택 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims abstract description 27
- 239000010410 layer Substances 0.000 claims abstract description 25
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은 BLC형성시 필드산화막이 손실되는 것을 방지하기 위한 콘택 형성 방법에 관한 것으로, 이를 위한 본 발명은 게이트전극, 소스/드레인 및 필드산화막이 형성된 반도체소자의 제조 방법에 있어서, 상기 게이트전극을 포함한 전면에 질화막을 형성하는 단계; 상기 질화막을 선택적으로 식각하여 상기 필드산화막상에만 후속 콘택식각시의 식각정지막으로서 질화막패턴을 형성하는 단계; 상기 질화막패턴을 포함한 전면에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 소스/드레인과 필드산화막의 소정부분을 동시에 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 누설전류의 소스가되는 활성영역의 손실을 방지하도록 한 콘택의 형성 방법에 관한 것이다.
최근에, 소자의 집적도가 증가함에 따라 콘택 마진(contact margin)을 확보하기 위해 활성영역과 필드 영역 또는 도전층패턴과 활성영역을 동시에 오픈하는 보더리스 콘택(Boderless Contact; 이하 'BLC'라 약칭함)공정이 이용된다.
도 1은 종래기술에 따른 BLC의 형성 방법을 도시한 도면이다.
도 1에 도시된 바와 같이, 소자간 격리를 위한 필드산화막(12)이 형성된 반도체기판(11)상에 스페이서(13a)를 구비한 게이트전극(13)을 형성한 후, 상기 반도체기판(11)에 고농도 불순물 이온주입을 실시하여 소스/드레인(14)을 형성한다. 여기서, 상기 게이트전극(13)의 하측에는 게이트산화막(13b)이 형성된다.
이어서, 상기 게이트전극(13) 및 소스/드레인(14)을 포함한 전면에 금속막을 형성한 후, 열처리하여 상기 게이트전극(13)의 상면 및 소스/드레인(14)상에 살리사이드(Salicide)(15)를 형성한다.
이어서, 상기 구조 전면에 층간절연막(16)으로서 1000Å의 HLD(High temperature and Low pressure Dielectric), 3500Å의 BPSG(Boro Phospho Silicate Glass), 8000Å의 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)을 순차적으로 형성한 후, 상기 층간절연막(16)을 화학적기계적공정을 이용하여 평탄화한다.
이어 상기 평탄화된 층간절연막(16)상에 콘택마스크를 형성하고, 상기 콘택마스크를 이용한 식각으로 상기 소스/드레인(14)과 필드산화막(12)의 소정 부분이 노출되는 BLC콘택홀을 형성한다.
상술한 종래기술에 의하면, 콘택식각시 30%정도의 과도식각(Over etch)을 실시하여 콘택의 오픈이 발생되지 않도록 하는데, BLC 공정적용시 게이트전극이나 활성영역상에는 살리사이드가 형성되어 살리사이드와 산화막의 식각선택비때문에 과도식각시 문제가 되지 않지만, 필드산화막은 산화막이기 때문에 식각되면서 필드산화막 측면의 활성영역에 손실을 입혀 후속 소자동작시 누설전류의 원인이 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, BLC공정에 따른 필드산화막의 손실을 방지하는데 적합한 콘택의 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 BLC의 형성 방법을 개략적으로 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 BLC의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 게이트전극 24 : 소스/드레인
25 : 살리사이드 26 : 질화막
26a : 질화막패턴 27 : 감광막패턴
28 : 층간절연막
상기의 목적을 달성하기 위한 본 발명의 콘택 형성 방법은 게이트전극, 소스/드레인 및 필드산화막이 형성된 반도체소자의 제조 방법에 있어서, 상기 게이트전극을 포함한 전면에 질화막을 형성하는 단계; 상기 질화막을 선택적으로 식각하여 상기 필드산화막상에만 후속 콘택식각시의 식각정지막으로서 질화막패턴을 형성하는 단계; 상기 질화막패턴을 포함한 전면에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 소스/드레인과 필드산화막의 소정부분을 동시에 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 콘택의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 통상과 같이 소자간 격리를 위한 필드산화막(22)이 형성된 반도체기판(21)상에 스페이서(23a)를 구비한 게이트전극(23)을 형성한 후, 상기 반도체기판(21)에 고농도 불순물 이온주입을 실시하여 소스/드레인(24)을 형성한다. 여기서, 상기 게이트전극(23)의 하부에는 게이트산화막(23b)이 형성되고, 상기 필드산화막(22)은 STI(Shallow Trench Isolation)형이다.
이어서, 상기 게이트전극(23) 및 소스/드레인(24)을 포함한 전면에 금속막을 형성한 후, 열처리하여 상기 게이트전극(23)의 상면 및 소스/드레인(24)상에 살리사이드(Salicide)(25)를 형성한다.
이어서, 상기 구조 전면에 질화막(26)을 500Å의 두께로 형성한 후, 상기 질화막(26)상에 감광막을 도포하고 노광 및 현상으로 상기 소스/드레인(24)을 오픈시키는 감광막패턴(27)을 형성한다. 이 때, 상기 감광막패턴(27)은 상기 필드산화막(22) 형성시 이용된 소자분리마스크의 반전마스크 즉, 파지티브 감광막을 네가티브감광막으로 변환시킨 것이다.
도 2b에 도시된 바와 같이, 상기 감광막패턴(27)을 마스크로 하여 상기 오픈된 소스/드레인(24)상의 질화막(26)을 제거한 후, 상기 감광막패턴(27)을 제거하여 필드산화막(22)상에만 잔류하는 질화막패턴(26a)을 형성한다.
도 2c에 도시된 바와 같이, 상기 질화막패턴(26a)을 포함한 구조 전면에 층간절연막(28)으로서 1000Å의 HLD, 3500Å의 BPSG, 8000Å의 PETEOS을 순차적으로 형성한 후, 상기 층간절연막(28)을 화학적기계적연마(CMP)공정을 이용하여 평탄화한다.
이어 상기 평탄화된 층간절연막(28)상에 콘택마스크를 형성하고, 상기 콘택마스크를 이용하여 하부의 층간절연막(28)을 선택적으로 식각하므로써 소스/드레인 (24)과 필드산화막(22)이 동시에 노출되는 BLC콘택홀(29)을 형성한다.
상술한 바와 같이, 본 발명의 실시예에서는 BLC식각시 필드산화막이 손실되는 것을 방지하기 위한 식각정지막으로서 산화막과의 식각선택비가 12:1인 질화막을 필드산화막상에 형성하므로써 필드산화막의 손실을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 콘택 형성 방법은 필드산화막상에 콘택식각시 식각정지막으로서 질화막을 형성하므로써, 후속 콘택식각시 필드산화막의 손실을 방지하여 누설전류를 방지할 수 있는 효과가 있다.
Claims (3)
- 게이트전극, 소스/드레인 및 필드산화막이 형성된 반도체소자의 제조 방법에 있어서,상기 게이트전극을 포함한 전면에 질화막을 형성하는 단계;상기 질화막을 선택적으로 식각하여 상기 필드산화막상에만 후속 콘택식각시의 식각정지막으로서 질화막패턴을 형성하는 단계;상기 질화막패턴을 포함한 전면에 층간절연막을 형성하는 단계; 및상기 층간절연막을 선택적으로 식각하여 상기 소스/드레인과 필드산화막의 소정부분을 동시에 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 콘택의 형성 방법.
- 제 1 항에 있어서,상기 질화막패턴을 형성하는 단계는,상기 질화막상에 상기 필드산화막 형성을 위한 마스크의 반전마스크를 형성하는 단계; 및상기 반전마스크를 이용하여 상기 질화막을 선택적으로 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 콘택의 형성 방법.
- 제 1 항에 있어서,상기 질화막패턴은 500Å의 두께로 형성되는 것을 특징으로 하는 콘택의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000047407A KR20020014236A (ko) | 2000-08-17 | 2000-08-17 | 반도체소자의 콘택 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000047407A KR20020014236A (ko) | 2000-08-17 | 2000-08-17 | 반도체소자의 콘택 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020014236A true KR20020014236A (ko) | 2002-02-25 |
Family
ID=19683460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000047407A KR20020014236A (ko) | 2000-08-17 | 2000-08-17 | 반도체소자의 콘택 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020014236A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9349851B2 (en) | 2013-01-04 | 2016-05-24 | Samsung Electronics Co., Ltd. | Semiconductor device and method of forming the same |
-
2000
- 2000-08-17 KR KR1020000047407A patent/KR20020014236A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9349851B2 (en) | 2013-01-04 | 2016-05-24 | Samsung Electronics Co., Ltd. | Semiconductor device and method of forming the same |
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