KR100230737B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 콘택홀 형성 후 소정의 플러그 이온을 주입하고 연속적으로 급속 열처리 공정을 진행하여 플러그 이온을 활성화시킴으로써 누설 전류를 방지함과 더불어 기판의 손상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것으로, 상부에 형성된 필드 산화막에 의해 활성영역 및 비활성 영역이 분리된 반도체 기판을 제공하는 단계 ; 활성영역의 기판 상에 게이트 절연막 및 게이트를 형성하고 게이트 양 측의 기판내에 LDD 영역을 형성하는 단계 ; 기판 전면에 절연막을 형성하는 단계 ; 절연막을 식각하여 LDD 영역을 소정 부분 노출시켜 콘택홀을 형성하는 단계 ; 콘택홀 저부의 노출된 기판에 플러그 이온을 주입하는 단계 ; 및, 플러그 이온을 열처리하여 활성화시키는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택홀 형성시 발생되는 소정의 누설 전류 및 기판의 손상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적인 반도체 소자에서는 기판과 상부 층들 사이의 전기적 연결을 위하여 콘택홀을 형성하게 된다. 이때, 상기 콘택홀은 기판과 상부 층 사이의 절연을 위한 절연막을 형성한 다음, 절연막 상부에 포토리소그라피로 소정의 감광막 패턴을 형성하고, 이 감광막 패턴을 이용하여 하부의 절연막을 식각하여 기판을 노출시킴으로써 형성한다.
도 1은 종래의 반도체 소자의 비트라인 형성방법을 나타낸 단면도로서, 도 1을 참조하여 그의 형성방법을 설명한다.
도 1에 도시된 바와 같이, 필드 산화막(2)에 의해 활성영역 및 비활성영역이 형성된 반도체 기판(1)의 활성영역 상에 게이트 절연막(3) 및 게이트(4)를 형성한다. 이어서, 게이트(4) 양 측의 기판(1)에 LDD(Lightly Doped Drain) 영역(5)을 형성하고, 게이트(4) 양 측벽에 산화막 스페이서(6)를 형성한 다음, 기판 전면에 절연 및 평탄화를 위한 절연막(7)을 형성한다. 그리고나서, 절연막(7) 상부에 포토리소그라피로 소정의 마스크 패턴(도시되지 않음)을 형성하고, 마스크 패턴을 이용하여 절연막(7)을 식각하여 게이트(4) 일 측의 LDD 영억(5)을 소정 부분 노출시켜 콘택홀을 형성한다. 그리고, 상기 콘택홀 양 측벽 및 저부와 절연막(7) 상에 폴리실리콘막을 형성하고, 소정의 형태로 패터닝하여 비트라인(8)을 형성한다.
그러나, 상기한 종래의 콘택홀 형성방법에 있어서는 소자의 고집적화에 따른 셀 영역의 축소에 의해 마스크 패턴의 오정렬이 발생하여 마스크 패턴을 이용한 식각 시 필드 산화막이 소정 부분 식각됨에 따라 콘택이 필드 산화막에서 부분적으로 형성되는 경우가 발생한다. 이에 따라, 필드 산화막 하부에 형성된 채널 스톱 이온 영역과 콘택홀을 통하여 콘택된 폴리실리콘막의 불순물 사이에서 PN 접합이 형성되어 누설 전류가 발생한다. 이에 대하여, 종래에는 콘택홀의 형성 후 소정의 플러그 이온을 주입하였지만, 이러한 플러그 이온의 주입으로 기판이 손상되는 문제가 발생함에 따라, 누설 전류를 방지하기에 어려움이 있었다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 콘택홀 형성 후 소정의 플러그 이온을 주입하고 연속적으로 급속 열처리 공정을 진행하여 플러그 이온을 활성화시킴으로써 누설 전류를 방지함과 더불어 기판의 손상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 필드 산화막
13 : 게이트 절연막 14 : 게이트
15 : LDD 영역 16 : 산화막 스페이서
17 : 절연막 18 : 콘택홀
19 : 플러그 이온 주입 영역 20 : 비트라인
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 상부에 형성된 필드 산화막에 의해 활성영역 및 비활성 영역이 분리된 반도체 기판을 제공하는 단계 ; 상기 활성영역의 기판 상에 게이트 절연막 및 게이트를 형성하고 상기 게이트 양 측의 기판내에 LDD 영역을 형성하는 단계 ; 상기 기판 전면에 절연막을 형성하는 단계 ; 상기 절연막을 식각하여 상기 LDD 영역을 소정 부분 노출시켜 콘택홀을 형성하는 단계 ; 상기 콘택홀 저부의 노출된 기판에 플러그 이온을 주입하는 단계 ; 및, 상기 플러그 이온을 열처리하여 활성화시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 콘택홀의 형성시 상기 LDD 영역과 접하는 부분의 상기 필드 산화막이 소정 부분 식각되는 것을 특징으로 하고, 상기 플러그 이온을 주입하는 단계와 상기 플러그 이온의 열처리는 연속적으로 실시하는 것을 특징으로 한다.
또한, 상기 열처리 공정은 급속 열처리 공정으로 진행하는 것을 특징으로 한다.
또한, 상기 콘택홀을 형성하는 단계와 상기 플러그 이온을 주입하는 단계 사이에 상기 콘택홀 양 측벽에 절연막 스페이서를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 콘택홀 형성 후 소정의 플러그 이온을 주입하고 연속적으로 급속 열처리 공정을 진행하여 플러그 이온을 활성화시킴으로써 누설 전류를 방지함과 더불어 기판의 손상을 방지할 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 상부에 형성된 필드 산화막(12)에 의해 활성 영역과 비활성 영역이 분리된 반도체 기판(11)의 상기 활성영역 상에 게이트 절연막(13) 및 게이트(14)를 형성한다. 이어서, 게이트(14) 양 측의 기판(11) 내에 LDD(Lightly Doping Drain) 이온을 주입하여 LDD 영역(15)을 형성한다.
도 2b에 도시된 바와 같이, 도 2a의 구조 상에 산화막을 증착하고, 상기 산화막을 이방성 블랭킷 식각하여 게이트(14) 양 측벽에 산화막 스페이서(16)를 형성한다. 이어서, 기판 전면에 절연 및 평탄화를 위한 절연막(17)을 형성하고, 절연막(17) 상부에 포토리소그라피로 소정의 마스크 패턴(도시되지 않음)을 형성한다. 상기 마스크 패턴을 이용하여 하부의 절연막(17)을 식각하여 게이트(14) 일 측의 LDD영역(15)을 소정 부분 노출시켜 콘택홀(18)을 형성하고, 공지된 방법으로 마스크 패턴을 제거한다.
그러나, 셀 크기의 감소에 의해 상기 마스크 패턴의 오정렬이 발생하여 상기 식각 시 필드 산화막(12)이 소정 부분 식각된다. 따라서, 콘택홀(18)을 형성한 후, 콘택홀(18) 저부의 기판(11)에 LDD 이온과 같은 소오스의 이온으로 플러그 이온을 주입하여 LDD영역(15) 및 부분 식각된 필드 산화막(12) 하부에 플러그 이온 주입 영역(19)을 형성하여 이후 콘택홀(18)과 콘택하는 비트라인의 형성시 누설 전류의 발생을 방지한다. 그리고 나서, 연속적으로 급속열처리(Rapid Thermal Process; RTP)를 진행하여 상기 플러그 이온을 활성화시켜 플러그 이온 주입에 의해 손상된 기판(11)을 회복시킨다.
도 2c에 도시된 바와 같이, 콘택홀(18) 양 측벽 및 저부와 절연막(17) 상에 폴리실리콘막을 형성하고, 소정의 형태로 패터닝하여 비트라인(20)을 형성한다. 또한, 상기와 같은 방법으로 캐패시터의 스토리지 노드 콘택을 위한 콘택홀을 형성할 수 있다.
한편, 상기 콘택홀 양 측벽에 소정의 스페이서를 구비하여 형성할 수 있다.
즉, 도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 상부에 형성된 필드 산화막(12)에 의해 활성 영역과 비활성 영역이 분리된 반도체 기판(21)의 상기 활성영역 상에 게이트 절연막(23) 및 게이트(24)를 형성한다. 이어서, 게이트(24) 양 측의 기판(21) 내에 LDD(Lightly Doping Drain) 이온을 주입하여 LDD영역(25)을 형성하고, 게이(24) 양 측벽에 산화막 스페이서(26)를 형성한다. 이어서, 기판 전면에 절연 및 평탄화를 위한 절연막(27)을 형성하고, 절연막(27) 상부에 포토리소그라피로 소정의 마스크 패턴(도시되지 않음)을 형성한다. 상기 마스크 패턴을 이용하여 하부의 절연막(27)을 식각하여 게이트(24) 일 측의 LDD 영역(25)을 소정 부분 노출시켜 콘택홀(28)을 형성하고, 공지된 방법으로 마스크 패턴을 제거한다.
도 3b에 도시된 바와 같이, 도 2a의 구조 상에 절연막을 형성하고, 이방성 블랭킷 식각하여 콘택홀(28) 양 측벽에 절연막 스페이서(29)를 형성한다. 그러나, 셀 크기의 감소에 의해 상기 마스크 패턴의 오정렬이 발생하여 상기 콘택홀(28) 형성을 위한 식각 시 필드 산화막(22)이 소정 부분 식각된다. 따라서, 절연막 스페이서(29)가 형성된 콘택홀(28-1) 저부의 기판(21)에 LDD 이온과 같은 소오스의 이온으로 플러그 이온을 주입하여 LDD 영역(25)과 부분 식각된 필드 산화막(22) 하부에 소정의 플러그 이온영역(30)을 형성하여, 이후 콘택홀(28)을 통하여 콘택하는 비트라인의 형성시 누설 전류의 발생을 방지한다. 그리고 나서, 연속적으로 급속열처리를 진행하여 상기 플러그 이온을 활성화시켜 플러그 이온 주입에 의해 손상된 기판(21)을 회복시킨다.
도 3c에 도시된 바와 같이, 절연막 스페이서(29)가 형성된 콘택홀(28-1) 양 측벽 및 저부와 절연막(27) 상에 폴리실리콘막을 형성하고, 소정의 형태로 패터닝하여 비트라인(31)을 형성한다.
또한, 상기와 같은 방법으로 캐패시터의 스토리지 노드 콘택을 위한 콘택홀을 형성할 수 있다.
상기 실시예에 의하면, 콘택홀 형성 후 소정의 플러그 이온을 주입하고 연속적으로 급속 열처리 공정을 진행하여 플러그 이온을 활성화시킴으로써 누설 전류를 방지함과 더불어 기판의 손상을 방지할 수 있다. 따라서, 소자의 신뢰성 및 수율을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (6)
- 상부에 형성된 필드 산화막에 의해 활성영역 및 비활성 영역이 분리된 반도체 기판을 제공하는 단계 ; 상기 활성영역의 기판 상에 게이트 절연막 및 게이트를 형성하고 상기 게이트 양 측의 기판내에 LDD 영역을 형성하는 단계 ; 상기 기판 전면에 절연막을 형성하는 단계 ; 상기 절연막을 식각하여 상기 LDD 영역을 소정 부분 노출시켜 콘택홀을 형성하는 단계 ; 상기 콘택홀 저부의 노출된 기판에 플러그 이온을 주입하는 단계 ; 및 상기 플러그 이온을 열처리하여 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 콘택홀의 형성시 상기 LDD 영역과 접하는 부분의 상기 필드 산화막이 소정 부분 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 플러그 이온은 상기 LDD 영역의 이온과 동일한 소오스의 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 플러그 이온을 주입하는 단계와 상기 플러그 이온의 열처리는 연속적으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서, 상기 열처리 공정은 급속 열처리 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 콘택홀을 형성하는 단계와 상기 플러그 이온을 주입하는 단계 사이에 상기 콘택홀 양 측벽에 절연막 스페이서를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019960077718A KR100230737B1 (ko) | 1996-12-30 | 1996-12-30 | 반도체 소자의 제조방법 |
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