KR20020013700A - 플로팅 바디효과를 제거하기 위한 바디접촉부를 포함하는ｓｏｉ 전계효과트랜지스터 및 제조방법. - Google Patents
플로팅 바디효과를 제거하기 위한 바디접촉부를 포함하는ｓｏｉ 전계효과트랜지스터 및 제조방법. Download PDFInfo
- Publication number
- KR20020013700A KR20020013700A KR1020010019943A KR20010019943A KR20020013700A KR 20020013700 A KR20020013700 A KR 20020013700A KR 1020010019943 A KR1020010019943 A KR 1020010019943A KR 20010019943 A KR20010019943 A KR 20010019943A KR 20020013700 A KR20020013700 A KR 20020013700A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- trench
- oxide film
- field effect
- effect transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 14
- 230000000694 effects Effects 0.000 title abstract description 10
- 238000007667 floating Methods 0.000 title abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 16
- 239000013589 supplement Substances 0.000 claims abstract description 3
- 230000005669 field effect Effects 0.000 claims description 37
- 239000011231 conductive filler Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 3
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000009271 trench method Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
플로팅 바디효과를 제거하기 위한 바디접촉부를 포함하는 SOI 전계효과트랜지스터 및 제조방법이 개시된다. 상기 바디접촉부는, 상기 바디 및 매몰산화막을 관통하여 반도체기판에 이르도록 트렌치(trench)를 만들고 상기 바디와 상기 반도체 기판의 전기적 연결을 위해 상기 트렌치에 도전보충물(conductive supplement)을 채운 것을 말한다. 상기 바디접촉부의 하부와 접촉하는 상기 반도체기판의 소정의 영역은 불순물을 이온 주입하여 오믹(Ohmic)접촉 영역을 만든다. 본 발명에 따른 SOI 전계효과트랜지스터는, 상기 바디에 전원을 공급하기 위한 메탈 배선(metal routing)이 추가되지 않고, 접촉부분 커패시턴스로 인한 회로의 이상동작도 예방할 수 있는 장점이 있다.
Description
본 발명은 반도체 제조공정에 관한 것으로, 특히 절연막 위에 형성시킨 실리콘(Silicon On Insulator) 모스 전계효과트랜지스터(이하 SOI 전계효과트랜지스터)의 바디접촉부(body contact)에 관한 것이다.
상기한 바디접촉부는 트랜지스터의 플로팅 바디효과(floating body effect)를 없애 주기 위한 것이다. 플로팅 바디효과는 회로가 동작할 때 트랜지스터의 바디가 일정한 전압 값을 갖지 못함으로 인해 트랜지스터의 문턱전압(Threshold Voltage)이 달라지게 되는 현상으로, 특히 모스 아날로그(MOS analog) 기술분야에서는 중요하게 다루어진다. 모스 아날로그회로의 설계에서 플로팅 바디효과를 극복하려 하는 경우 통상적으로, 회로 설계자는 트랜지스터의 바디 부분에 일정한 DC전압을 갖는 노드를 연결시킨다. 대부분의 디지탈 회로에서는 바디의 타입에 따라 칩의 공급전원(power supply) 중에서 가장 낮은 공급전원 또는 가장 높은 공급전원을 트랜지스터의 바디에 연결한다. SOI 전계효과트랜지스터의 경우에도 트랜지스터의 바디가 일정한 전압 값을 가지고 있어야 플로팅 바디효과가 발생하지 않는다.
이하, 첨부한 도면을 참조하여 종래의 기술을 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 종래의 트렌치(trench) 방법에 의한 바디접촉부를 포함하는 SOI 전계효과트랜지스터의 평면도이다.
도 1을 참조하면, 종래의 SOI 전계효과트랜지스터는, 가장 외부에서부터 중심방향으로 외부트렌치 격리링(11, external trench isolation ring), 외부트렌치 격리링(11) 안쪽에 P+(P plus) 영역으로 이루어진 바디 전원공급링(12, power supply ring for body), 주위의 다른 활성영역(Active Region)과 격리시키는 부분트렌치 격리링(13, partial trench isolation ring), 트랜지스터의 드레인(drain)을 이루는 활성영역(14), 트랜지스터의 소스(source)를 이루는 활성영역(15), 상기 소오스와 상기 드레인사이의 게이트(16), 상기 전원공급링(12)과 전원 메탈을 연결시키기 위한 접촉창(17) 및 상기 트랜지스터와 상관없는 주위의 또 다른 활성영역(19)을 구비한다.
도 2는 도 1의 SOI 전계효과트랜지스터구조의방향으로의 수직 단면도이다.
도 2를 참조하면, 종래의 SOI 전계효과트랜지스터의방향으로의 수직단면도는, 가장 밑에 P-형 반도체 기판(20), 상기의 반도체 기판 위의 매몰산화막(21), 매몰산화막(21) 위의 P-바디(14, 15), P- 바디(14, 15) 양쪽의 부분트렌치 격리링(13), 부분트렌치 격리링(13) 옆의 P+형으로 이루어진 바디 전원공급링(12), 바디 전원공급링(12) 옆의 외부트렌치 격리링(11), P- 바디(14, 15) 위의 게이트 산화막(18), 게이트 산화막(18) 위의 게이트(16) 및 상기의 SOI 전계효과트랜지스터와 상관없는 주위의 또 다른 활성영역(19)을 수직적으로 나타낸다.
도 3은 도 1의 SOI 전계효과트랜지스터구조의방향으로의 수직 단면도이다.
도 3에 도시된 SOI 전계효과트랜지스터의방향으로의 수직 단면도는, 가장 밑에 P-형 반도체 기판(20), P-형 반도체 기판(20) 위의 매몰산화막(21), 매몰산화막(21) 위의 드레인(14) 및 소스(15), 드레인(14)과 소스(15) 사이의 게이트(16), 게이트(16) 바로 밑의 게이트 산화막(18), 소스(15) 옆의 부분트렌치 격리링(13), 부분트렌치 격리링(13) 옆의 바디에 전원을 공급하기 위한 P+영역인 바디 전원공급링(12) 및 외부 트렌치 격리링(11)과 상기 부분트렌치 밑의 P-영역(22)를 나타낸다.
그러나 도 1, 도 2 및 도3에 도시된 SOI 전계효과트랜지스터는 바디접촉부(12)인 P+영역과 트랜지스터의 바디(14, 15)인 P-영역의 접촉부분(100, 110)에서 커패시턴스(Fringe capacitance)가 존재하게 된다. 이 커패시턴스는 트랜지스터의 성능 특히 회로의 동작속도, 동작 주파수에 제한을 가할 수 있다. 또한 바디에는 전원(예를 들면, Ground 전압)을 인가해야 하는데, 메탈의 배선(metal routing)이 항상 용이하지도 않고 레이아웃 측면에서도 많은 면적을 차지하는 원인이 된다.
따라서 본 발명이 이루고자 하는 제1기술적 과제는, 트랜지스터의 속도를 저하시키는 접촉부의 커패시턴스가 없고 바디에 전원을 공급하기 위한 추가 메탈배선이 없으면서도 바디효과를 감소시킬 수 있는 SOI 전계효과트랜지스터를 제공하는 데 있다.
본 발명이 이루고자 하는 제2기술적 과제는, 제1기술적 과제를 해결하는 SOI 전계효과트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 트렌치 방법에 의한 바디접촉부를 나타내는 SOI 전계효과트랜지스터의 평면도
도 2는 도 1의 SOI 전계효과트랜지스터의방향으로의 수직 단면도
도 3은 도 1의 SOI 전계효과트랜지스터의방향으로의 수직 단면도
도 4는 본 발명의 실시예에 따라 개선된 바디접촉부를 포함하는 SOI 전계효과트랜지스터를 나타내는 평면도
도 5는 4도의 SOI 전계효과트랜지스터의방향으로의 단면도
도 6 내지 도 11은 본 발명에 따른 SOI 전계효과트랜지스터(도 4 및 도 5 참조)를 제조하는 과정을 나타내는 수직 단면도(vertical structure)이다.
도 12는 역사다리형 구조의 트렌치를 나타낸다.
도 13은 계단형 구조의 트렌치를 나타낸다.
상기 제1기술적 과제를 달성하기 위한 본 발명에 따른 SOI 전계효과트랜지스터는, 반도체기판, 매몰산화막, 바디, 게이트산화막, 게이트 및 바디접촉부를 구비한다.
상기 반도체 기판(semiconductor substrate)은 반도체 웨이퍼를 의미한다. 상기 매몰산화막은 상기 반도체기판 위에 형성시킨 산화막이다. 상기 바디는 상기 매몰산화막 위에 있으며 트랜지스터의 활성영역을 이룬다. 상기 게이트산화막은 상기 바디 위에 있다. 상기 게이트는 상기 게이트 산화막 위에 있으며, 메탈 또는 폴리실리콘으로 구성된다. 상기 바디접촉부는 상기 바디에 전원을 공급하여 플로팅 바디효과가 발생하지 않도록 한다.
특히 상기 바디접촉부는, 상기 바디를 둘러싸는 격리영역(isolation region), 상기 바디 및 상기 매몰산화막을 관통하도록 트렌치(trench)를 만들고, 상기 바디와 상기 반도체 기판의 전기적 연결을 위해 상기 트렌치에 도전보충물(conductive supplement)을 채운영역을 말한다. 상기 도전보충물은, 바디접촉부의 외부 면에 도포(deposit)되는 메탈과, 상기 메탈 위에 형성되는 텅스텐을 포함한다.
상기 SOI 전계효과트랜지스터는, 상기 바디접촉부의 하부와 접촉하는 상기 반도체기판에 설치되며 소정의 불순물을 이온 주입시킨 영역을 더 구비하여, 상기바디접촉부와 상기 반도체기판의 오믹접촉(ohmic contact)을 이루게 할 수 있다.
상기 트렌치의 넓이는, 트렌치의 깊이가 깊어질수록 선형적으로(linearly) 줄어들도록 하거나, 소정의 단계별로 좁아지게 하는 것이 바람직하다.
상기 제2기술적 과제를 달성하기 위한 본 발명에 따른 SOI 전계효과트랜지스터의 제조방법은, 반도체기판 위에 매몰산화막을 생성시키는 단계, 상기 매몰산화막 위에 실리콘바디를 생성시키는 단계, 상기 실리콘바디를 채널영역, 바디접촉부, 격리영역, 필드산화막영역 및 주변활성영역(peripheral active region)으로 구별하고, 상기 격리영역 및 상기 필드산화막영역을 일정한 깊이로 식각(etching)한 후, 상기 격리영역은 상기 매몰산화막이 드러날 때까지 더 식각하는 단계, 상기 격리영역 및 상기 필드산화막영역에 산화막을 형성시키는 단계, 상기 바디 위의 소정의 영역에 게이트산화막을 생성시키고, 상기 게이트산화막 위에 게이트를 생성시키는 단계, 상기 바디접촉부를 기준으로 하여 반도체 표면으로부터 아래 방향으로 식각하되, 상기 바디 및 상기 매몰산화막을 관통하여 상기 반도체기판에 이르도록 식각하여 트렌치를 형성시키는 단계, 상기 트렌치의 가장 아래 부분인 기판의 일정한 영역에 소정의 불순물을 이온 주입시킨 영역을 형성시키는 단계 및 상기 트렌치에 도전보충물을 채우는 단계를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 좀더 자세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 4는 본 발명의 실시예에 따른 개선된 바디접촉부를 포함하는 SOI 전계효과트랜지스터의 평면도이다.
도 4를 참조하면, 본 발명에 따른 SOI 전계효과트랜지스터는, 게이트(46), 소스(45), 드레인(44), 격리영역(41), 필드산화막영역(441) 및 소스(45)와 드레인(44)으로 나뉘어지는 바디를 P- 반도체 기판과 직접연결 시키기 위하여 필드산화막(441)과 격리영역(41) 사이에 형성시킨 바디접촉부(442)를 구비한다. 여기서 주변활성영역(49)은 상기 트랜지스터와 상관없는 활성영역을 나타낸다.
도 5는 도 4에 도시된 SOI 전계효과트랜지스터의 X- { X}^{' } 방향으로의 수직 단면도이다.
도 5를 참조하면, SOI 전계효과트랜지스터의 X- { X}^{' } 단면은, 가장 밑에 P- 반도체 기판(50), P- 반도체 기판(50) 위의 매몰산화막(51), 매몰산화막(51) 위의 P- 바디(44, 45), P- 바디(44, 45) 옆의 격리영역(41), P- 바디(44, 45) 위의 게이트산화막(48), 게이트산화막(48) 위의 게이트(46), P- 바디(44, 45)의 다른 쪽 옆에 형성된 필드산화막영역(441), 필드산화막영역(441)과 접촉하는 바디접촉부(442), P- 바디(44, 45)와 P- 기판(50)을 연결할 때 오믹접촉을 형성시키기 위하여 소정의 불순물을 이온 주입시킨 P+영역(443), 바디접촉부(442)의 표면에 도포되는 메탈(446), 메탈(446) 위에 형성되는 텅스텐(444)을 나타낸다.
여기서 영역(445)은 P- 바디(44, 45)와 P+ 영역(443)이 연결되는 접촉부이고, 주변활성영역(49)은 상기 트랜지스터와 상관없는 외부활성영역을 나타낸다.
도 4 및 도 5를 참조하면, 본 발명에 따른 SOI 전계효과트랜지스터는, 전기전도성이 큰물질(444, 446)이 채워진 바디접촉부(442)를 통하여 반도체기판(50)의전원이 바디(44, 45)에 연결된다. 따라서 바디(44, 45)의 플로팅 바디효과를 제거하기 위하여 추가로 메탈라인을 사용할 필요가 없으며, 영역(445)에서 커패시턴스 성분도 발생하기 않는다. 또한 메탈라인을 사용하여 플로팅 바디효과를 제거하는 방법에 비하여 보다 적은 면적을 차지하는 바디접촉부를 사용함에 따라 칩의 소비면적도 감소시키는 장점이 있다.
도 6 내지 도 11은 본 발명에 따른 SOI 전계효과트랜지스터(도 4 및 도 5 참조)를 제조하는 과정을 나타내는 수직 단면도(vertical structure)이다.
도 6을 참조하면, 본 발명에 따른 SOI 전계효과트랜지스터의 제조는, 반도체기판(50)위에 매몰산화막(51) 및 실리콘바디(52)를 순서대로 형성시킴으로서 시작된다.
도 7을 참조하면, 실리콘바디(52) 위에 형성된 트렌치 마스크층(53) 및 포토레지스터(미도시)를 도포하고 마스크를 이용하여, 실리콘바디(52)를 격리영역(41), 채널영역(44, 45), 필드산화막영역(441), 바디접촉부(442) 및 주변활성영역(49)으로 구별한다. 상기 구분된 5개의 영역 중에서, 격리영역(41) 및 필드산화막영역(441)은 일정깊이 까지 식각(etch)된다.
여기서 트렌치 마스크층(53)은 차례로 적층된 패드산화층, 패드질화층 및 하드마스크층 중의 하나로 이루어 질 수 있다.
도 8을 참조하면, 격리영역(41)은 매몰산화막(51)에 이를 때까지 더 식각된다. 이 때 나머지 영역을 보호하기 위하여 포토레지스터(54)가 이용된다.
도 9를 참조하면, 격리영역(41), 필드산화막영역(441)에 산화막(빗금친 영역)을 각각 형성되며, 이어서 채널영역(44, 45) 및 채널영역(44, 45)의 양쪽에 각각 접하고 있는 격리영역(41) 및 필드산화막영역(441)의 산화막 중의 일부분에 게이트산화막(48) 및 게이트(46)가 순서대로 형성된다.
여기서 산화막(빗금친 영역)은 CVD(Chemical Vapored Deposition)산화막이다. 상기 산화막(빗금친 영역)은 CVD산화막으로 완전히 채워지는 것이 바람직하다. 생성된 산화막(빗금친 영역)은 에치백(etch back) 공정 또는 화학적 기계적 연마(chemical and mechanical polishing)공정과 같은 평탄화 공정에 의하여 완성된다. 게이트산화막(48)은 열생성된 산화막(thermal oxide)이다.
게이트(46)는 도전층(미도시) 및 캐핑 절연층(capping insulator)을 차례로 적층시키어 형성되는 것이 바람직하다. 다만, 게이트(46)는 도전층 만으로도 형성될 수 있으며, 도전층을 이루는 물질로는 다결정 실리콘(poly silicon) 또는 메탈이 있다. 캐핑 절연층을 이루는 물질로는 CVD산화막 또는 실리콘 질화막(silicon nitride)이 있다.
도 10을 참조하면, 웨이퍼 전체에 산화막(55)을 형성시키고, 도포된 포토레지스터(56)를 이용하여 바디접촉부(442)를 구별한다. 구별된 상기 영역에 표면으로부터 기판(50)에 이르는 트렌치를 만든 후, 상기 트렌치의 가장 아래 부분인 기판의 일정한 영역에 소정의 불순물을 이온 주입하여 오믹접촉 영역(60)을 형성시킨다. 산화막(55)은 이온주입(ion implantation) 공정시 버퍼링 역할을 할 뿐만 아니라 공정 스트레스의 완충역할을 한다.
도 11을 참조하면, 형성된 트렌치(442)에 도전보충물(444, 446)을 채우고,도전보충물(444, 446)위에는 산화막(57)을 형성시킨다. 도전보충물(444, 446)로는 메탈, 텅스텐 및 실리콘 에피층(epitaxial layer) 중에서 하나 또는 2개 이상 조합하여 사용하는 것이 바람직하다.
도 12는 역사다리형 구조의 트렌치를 나타낸다.
도 12를 참조하면, 트렌치의 깊이가 깊어짐에 따라 트렌치의 넓이를 역사다리 모양으로 줄어들게 하여 도전보충물(444, 446)과 도전보충물(44, 446)위에 형성된 산화막(57)사이의 보이드(void)를 방지할 수 있다.
도 13은 계단형 구조의 트렌치를 나타낸다.
도 13을 참조하면, 트렌치의 깊이가 깊어짐에 따라 트렌치의 넓이를 계단 모양으로 줄어들게 하여 도전보충물(444, 446)과 도전보충물(444, 446)위에 형성된 산화막(57)사이의 보이드를 방지할 수 있다. 먼저 표면으로부터 일정한 깊이에 이르도록 일정한 규모의 제1트렌치를 생성시킨 후, 상기 트렌치에 비하여 규모가 작은 제2트렌치를 상기 트렌치 밑으로 계속하여 생성시키는 방법을 이용하면 도 13의 구조를 쉽게 만들 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 ＳＯＩ 전계효과트랜지스터는, 바디에 전원을 공급하기 위한 메탈의 추가배선(additional routing)이 없으므로 사용면적이 절약되고, 접촉부분 커패시턴스로 인한 회로의 이상동작도 예방할 수 있는 장점이 있다.
Claims (7)
- 반도체 기판;상기 반도체기판 위에 있는 매몰산화막;상기 매몰산화막 위에서 트랜지스터의 활성영역을 이루는 바디;상기 바디 위에 있는 게이트 산화막;상기 게이트 산화막 위에 있는 게이트; 및상기 바디에 전원을 공급하기 위한 바디접촉부를 구비하며,상기 바디접촉부는,상기 바디를 둘러싸는 격리영역, 상기 바디 및 상기 매몰산화막을 관통하도록 트렌치를 만들고, 상기 바디와 상기 반도체 기판의 전기적 연결을 위해 상기 트렌치에 도전보충물을 채운 것을 특징으로 하는 SOI 전계효과트랜지스터.
- 제 1항에 있어서, 상기 게이트는,사용재질이 메탈 또는 다결정 실리콘인 것을 특징으로 하는 SOI 전계효과트랜지스터.
- 제 1항에 있어서, 상기 도전보충물은,상기 메탈, 텅스텐 및 실리콘 에피층 중에서 하나를 사용하거나 2개 이상을 조합하여 사용하는 것을 특징으로 하는 SOI 전계효과트랜지스터.
- 제1항에 있어서, 상기 SOI 전계효과트랜지스터는,상기 바디접촉부의 하부와 접촉하는 상기 반도체기판에 생성된 소정의 불순물이 이온 주입된 영역을 더 구비하여 상기 바디접촉부와 상기 반도체기판의 오믹접촉(ohmic contact)을 이루는 것을 특징으로 하는 SOI 전계효과트랜지스터.
- 제1항에 있어서, 상기 트렌치의 넓이는,트렌치의 깊이가 깊어질수록 줄어드는 것을 특징으로 하는 SOI 전계효과트랜지스터.
- 제5항에 있어서, 상기 트렌치는,트렌치 구멍의 크기는, 트렌치의 깊이가 깊어질수록 소정의 단계별로 좁아지는 것을 특징으로 하는 SOI 전계효과트랜지스터.
- 반도체기판 위에 매몰산화막을 생성시키는 단계;상기 매몰산화막 위에 실리콘바디를 생성시키는 단계;상기 실리콘바디를 채널영역, 바디접촉부, 격리영역, 필드산화막영역 및 외부영역으로 구별하고, 상기 격리영역 및 상기 필드산화막영역을 일정한 깊이로 식각(etch)하는 단계;상기 격리영역은 상기 매몰산화막이 드러날 때까지 더 식각하는 단계;상기 격리영역 및 상기 필드산화막영역에 산화막을 형성시키는 단계;상기 바디 위의 소정의 영역에 게이트산화막을 생성시키고, 상기 게이트산화막 위에 게이트를 생성시키는 단계;상기 바디접촉부영역을 기준으로 하여 반도체 표면으로부터 아래 방향으로 식각하되, 상기 바디 및 상기 매몰산화막을 관통하여 상기 반도체기판에 이르도록 식각하여 트렌치를 형성시키는 단계;상기 트렌치의 가장 아래 부분인 기판의 일정한 영역에 소정의 불순물을 이온 주입하여 오믹접촉 영역을 형성시키는 단계; 및상기 트렌치에 도전보충물을 채우는 단계를 구비하는 SOI 전계효과트랜지스터의 제조방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW090118016A TW501227B (en) | 2000-08-11 | 2001-07-24 | SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same |
| JP2001232469A JP2002083975A (ja) | 2000-08-11 | 2001-07-31 | フローティングボディ効果を除去するためのボディ接触部を含むｓｏｉ電界効果トランジスタ及びその製造方法。 |
| DE10138951A DE10138951A1 (de) | 2000-08-11 | 2001-08-03 | SOI-MOSFET und Herstellungsverfahren hierfür |
| US09/924,787 US6794716B2 (en) | 2000-08-11 | 2001-08-08 | SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same |
| FR0110647A FR2812970B1 (fr) | 2000-08-11 | 2001-08-09 | Transistor a effet de champ de type metal-oxyde-semiconducteur a sillicium sur isolant et son procede de fabrication |
| US10/127,637 US20020115244A1 (en) | 2000-08-11 | 2002-04-22 | SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000046613 | 2000-08-11 | ||
| KR20000046613 | 2000-08-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020013700A true KR20020013700A (ko) | 2002-02-21 |
| KR100393221B1 KR100393221B1 (ko) | 2003-07-31 |
Family
ID=19682832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0019943A KR100393221B1 (ko) | 2000-08-11 | 2001-04-13 | 플로팅 바디효과를 제거하기 위한 바디접촉부를 포함하는ｓｏｉ 전계효과트랜지스터 및 제조방법. |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100393221B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112054061A (zh) * | 2020-08-25 | 2020-12-08 | 中国科学院微电子研究所 | 一种部分耗尽绝缘体上硅的体接触结构及其制作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100253699B1 (ko) * | 1996-06-29 | 2000-05-01 | 김영환 | Soi소자 및 그 제조방법 |
| US5753955A (en) * | 1996-12-19 | 1998-05-19 | Honeywell Inc. | MOS device having a gate to body connection with a body injection current limiting feature for use on silicon on insulator substrates |
| EP0989613B1 (en) * | 1998-08-29 | 2005-05-04 | International Business Machines Corporation | SOI transistor with body contact and method of forming same |
| US6451633B1 (en) * | 1998-11-20 | 2002-09-17 | Seiko Instruments Inc. | Method for manufacturing semiconductor integrated circuit |
-
2001
- 2001-04-13 KR KR10-2001-0019943A patent/KR100393221B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112054061A (zh) * | 2020-08-25 | 2020-12-08 | 中国科学院微电子研究所 | 一种部分耗尽绝缘体上硅的体接触结构及其制作方法 |
| CN112054061B (zh) * | 2020-08-25 | 2024-04-05 | 中国科学院微电子研究所 | 一种部分耗尽绝缘体上硅的体接触结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100393221B1 (ko) | 2003-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6794716B2 (en) | SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same | |
| US11257764B2 (en) | Integrated circuit with backside power delivery network and backside transistor | |
| KR100272074B1 (ko) | 매립된 에스오아이 구조에 대한 전기적인 접점및 그 제조 방법 | |
| US7303950B2 (en) | Semiconductor device, method of manufacturing same and method of designing same | |
| US6198134B1 (en) | Semiconductor device having a common substrate bias | |
| US6518645B2 (en) | SOI-type semiconductor device and method of forming the same | |
| US7791163B2 (en) | Semiconductor device and its manufacturing method | |
| US20020175375A1 (en) | Semiconductor device | |
| KR20040065998A (ko) | 반도체 장치 | |
| GB2339631A (en) | A trench isolation for a narrow channel effect free transistor | |
| US6294817B1 (en) | Source/drain-on insulator (S/DOI) field effect transistor using oxidized amorphous silicon and method of fabrication | |
| KR20160149125A (ko) | 접합 누설이 감소한 반도체 구조물 | |
| KR970000552B1 (ko) | 기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조 방법 | |
| KR100395973B1 (ko) | 적어도하나이상의mos트랜지스터를가진집적회로장치를제조하기위한방법 | |
| KR100393221B1 (ko) | 플로팅 바디효과를 제거하기 위한 바디접촉부를 포함하는ｓｏｉ 전계효과트랜지스터 및 제조방법. | |
| KR100327583B1 (ko) | 반도체소자의 인버스 ｔ형 소자분리공정 | |
| TWI787882B (zh) | 電晶體結構及其相關製造方法 | |
| US20210351272A1 (en) | Transistor structure and related inverter | |
| KR20070110781A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR940009365B1 (ko) | 트랜치를 이용한 cmos 제조방법 | |
| KR100305641B1 (ko) | 에스오아이기판에형성되는반도체소자및그제조방법 | |
| CN117497539A (zh) | 半导体器件及其制作方法 | |
| KR20050048949A (ko) | 트렌치 소자 분리막 제조 방법 | |
| KR20050019363A (ko) | 트랜지스터 및 그 제조 방법 | |
| JP2004273589A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120706 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |