KR20160149125A - 접합 누설이 감소한 반도체 구조물 - Google Patents

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지안 우
밍치 우
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시 시웅 첸
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Abstract

반도체 기판, 제1 웰 영역, 제2 웰 영역, 활성 영역, 얕은 트렌치 격리(STI) 및 적어도 하나의 깊은 트렌치 격리(DTI)를 포함하는 반도체 구조물이 제공된다. 제1 도전성 타입의 제1 웰 영역이 반도체 기판 상에 있다. 제2 도전성 타입의 제2 웰 영역이 반도체 기판 상에 그리고 제1 웰 영역에 인접하게 있다. 제2 도전성 타입은 제1 도전성 타입과 상이하다. 활성 영역은 제1 웰 영역 상에 있다. 활성 영역은 제2 웰 영역의 제2 도전성 타입과 동일한 도전성 타입을 갖는다. STI는 제1 웰 영역과 제2 웰 영역 사이에 있다. DTI는 STI 아래에 있다. DTI는 제1 웰 영역의 적어도 일부분과 제2 웰 영역의 적어도 일부분 사이에 배치된다.

Description

접합 누설이 감소한 반도체 구조물{SEMICONDUCTOR STRUCTURE WITH JUNCTION LEAKAGE REDUCTION}
통신 기술들 및 전자 재료 기술들의 발전에 따라, 통신 디바이스들, 예컨대 모바일 디바이스들 및 웨어러블(wearable) 전자 디바이스들은 인간의 일상에서 점점 더 중요해지고 있다. 예를 들어, IoT(Internet of Things)는 대상물들, 동물들 또는 사람들이 고유 식별자들 및 네트워크를 통해 데이터를 교환하는 능력이 제공되는 인프라구조물로서의 역할을 한다. IoT 애플리케이션들 중에서, 웨어러블 디바이스들은 웨어러블 특징들 및 작은 사이즈의 장점들을 갖는다. 임베디드 플래시 집적 회로는 디바이스 사이즈를 최소화하기 위하여 그러한 웨어러블 디바이스들에 적용될 수 있다. 그러나, 그러한 임베디드 플래시 집적 회로는 추가의 전력 소모를 초래하는 무시할만하지 않은 누설 전류를 발생시키고, 결과적으로 웨어러블 디바이스들의 스탠바이 시간을 짧게 할 수 있다. 소형의 집중형 집적 회로들에서 누설 전류를 감소시키는 방법은 이제 관련 산업 분야에서의 주과업들 중 하나가 되었다.
몇몇 실시예들에 따라, 본 개시물은 반도체 구조물을 형성하는 다른 방법을 개시한다. 이 방법에서, 반도체 기판이 제공된다. 반도체 기판을 에칭함으로써, 얕은 트렌치가 형성된다. 얕은 트렌치를 커버하는 보호 층이 형성된다. 얕은 트렌치의 하부면의 적어도 일부분이 보호 층에 의하여 노출될 때까지, 보호 층에 대해 제1 에칭 프로세스가 수행된다. 얕은 트렌치의 하부면의 일부분 상에 제2 에칭 프로세스가 수행되며, 그에 의하여, 얕은 트렌치의 하부면 아래에 적어도 하나의 깊은 트렌치가 형성된다. 반도체 기판 상에 그리고 얕은 트렌치 내에 남아있는 보호 층은 제거된다. 적어도 하나의 깊은 트렌치 격리(DTI, deep trench isolation) 및 얕은 트렌치 격리(STI, shallow trench isolation)를 각각 형성하기 위하여 깊은 트렌치 및 얕은 트렌치 내에 격리 산화물이 충전된다. 반도체 기판 상에 제1 도전성 타입의 제1 웰 영역이 형성된다. 제1 웰 영역 상에 활성 영역이 형성된다. 반도체 기판 상에 그리고 제1 웰 영역에 인접하게 제2 도전성 타입의 제2 웰 영역이 형성된다. 제2 도전성 타입은 제1 도전성 타입과 상이하고, 제2 도전성 타입은 활성 영역의 도전성 타입과 동일하다. 제1 웰 영역 및 제2 웰 영역은 DTI가 제1 웰 영역의 적어도 일부분과 제2 웰 영역의 적어도 일부분 사이에 배치되도록 형성된다.
몇몇 실시예들에 따라, 본 개시물은 반도체 구조물을 개시한다. 반도체 구조물은, 반도체 기판, 반도체 기판 상의 제1 도전성 타입의 제1 웰 영역, 반도체 기판 상의 제2 도전성 타입의 제2 웰 영역, 제1 웰 영역 상의 활성 영역, 제1 웰 영역과 제2 웰 영역 사이의 STI, 및 반도체 기판의 STI 아래의 적어도 하나의 DTI를 포함한다. 제2 웰 영역은 제1 웰 영역에 인접한다. 제2 도전성 타입은 제1 도전성 타입과 상이하다. 활성 영역의 도전성 타입은 제2 웰 영역의 제2 도전성 타입과 동일하다. DTI는 제1 웰 영역의 적어도 일부분과 제2 웰 영역의 적어도 일부분 사이에 배치된다.
몇몇 실시예들에 따라, 본 개시물은 반도체 구조물을 개시한다. 반도체 구조물은, 반도체 기판, 반도체 기판 상의 제1 도전성 타입의 제1 주입 영역, 반도체 기판 상의 제2 도전성 타입의 제2 주입 영역, 제1 주입 영역 내의 제1 소스/드레인 전극, 제2 주입 영역 내의 제2 소스/드레인 전극, 반도체 기판 상의 그리고 제1 소스/드레인 전극과 제2 소스/드레인 전극 사이의 게이트 전극, 제1 소스/드레인 전극과 제2 소스/드레인 전극 사이의 STI, 및 반도체 기판 내에 STI 아래의 적어도 하나의 DTI를 포함한다. 제2 도전성 타입은 제1 도전성 타입과 상이하다. DTI는 제1 주입 영역의 적어도 일부분과 제2 주입 영역의 적어도 일부분 사이에 배치된다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되는 것은 아님에 유념하라. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a 내지 도 1h는 몇몇 실시예들에 따른 반도체 디바이스를 형성하는 방법을 예시하는 중간 스테이지들의 개략적 단면도들이다.
도 2a 내지 도 2b는 다른 실시예들에 따른 반도체 디바이스의 깊은 트렌치를 형성하는 방법을 예시하는 중간 스테이지들의 개략적 단면도들이다.
도 3은 다양한 실시예들에 따른 반도체 기판을 형성하는 방법의 흐름도이다.
도 4a 내지 도 4c는 몇몇 실시예들에 따른 반도체 디바이스를 형성하는 방법을 예시하는 중간 스테이지들의 개략적 단면도들이다.
도 5는 몇몇 실시예들에 따른 넌-제로(non-zero) 경사각을 가진 이온 주입 프로세스를 사용한 웰 영역의 형성을 예시한다.
도 6은 몇몇 실시예들에 따른 이온 주입 프로세스를 사용하는 웰 영역의 형성을 예시한다.
도 7은 몇몇 실시예들에 따른 측방 확산 금속 산화물 반도체(LDMOS, laterally diffused metal oxide semiconductor)의 개략적 단면도이다.
도 8은 다양한 실시예들에 따른 반도체 디바이스를 형성하는 방법의 흐름도이다.
다음의 설명은 제공된 주제의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들에 대한 특정 예시들이 본 개시내용을 간략화하기 위하여 하기에 설명된다. 이들은 물론 단지 예시들일 뿐이며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 본 개시물은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 하며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 진술하지는 않는다. 본 명세서에서 사용될 때, 용어 "및/또는"은 연관된 나열된 항목들 중 임의의 것 그리고 그들 중 하나 이상의 모든 조합들을 포함한다.
본 명세서에 사용된 용어들은 단지 특정 실시예들을 설명하기 위하여 사용되며, 이는 여기 첨부된 청구항들을 제한하는데 사용되지 않는다. 예를 들어, 달리 제한되지 않는 한, 단수형 용어("a", "an" 또는 "the")는 또한 복수형을 나타낼 수 있다.
"제1" 및 "제2"와 같은 용어들은 다양한 엘리먼트들을 설명하는데 사용되나, 그러한 용어들은 단지 하나의 엘리먼트를 다른 엘리먼트로부터 구분하는데 사용된다. 따라서, 제1 엘리먼트는 청구되는 주제의 사상을 벗어나지 않고 제2 엘리먼트로서 또한 지칭될 수 있으며, 다른 것들은 유추에 의해 추론된다.
본 개시물의 실시예들은 깊은 트렌치 격리(DTI)를 갖는 반도체 구조물을 제공하는 것과 관련된다. 그러한 반도체 구조물에서, DTI는 얕은 트렌치 격리(STI) 아래에 형성되고, 실질적으로 상이한 도전성 타입들을 갖는 2개의 인접한 웰 영역들 사이에 위치된다. DTI로 인하여, 웰 영역들을 통해 흐르는 누설 전류의 경로는 길어지게 되어, 누설 전류가 감소된다. 뿐만 아니라, 원뿔각(cone angle) 효과로 인한 이온 주입 프로세스의 경사 변화는 무시될 수 있다. 본 개시물의 반도체 구조물은 예컨대, 메모리 집적 회로들, CMOS 이미지 센서들, 온도 센서들 등에 대해 유용할 수 있다. 예를 들어, 메모리 집적 회로들에서 사용되는 본 개시물의 반도체 구조물은 전력 소모를 감소시키는 것을 돕거나, 심지어 초과 누설 전류로 인한 판독/기록 에러가 감소되기 때문에 판독/기록 성능을 향상시킬 수도 있다.
도 1a 내지 도 1f를 참고하면, 도 1a 내지 도 1f는 본 개시물의 몇몇 실시예들에 따른 반도체 디바이스(100)를 형성하는 방법을 보여주는 중간 스테이지들의 개략적 단면도들을 예시한다. 도 1a에서, 반도체 기판(102)이 제공된다. 몇몇 실시예들에서, 반도체 기판(102)은 예컨대 실리콘, 벌크 실리콘, 게르마늄 또는 다이아몬드를 포함한다. 다른 실시예들에서, 반도체 기판(102)은 화합물 반도체, 예컨대, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 탄화물, 갈륨 인화물, 인듐 비화물 및 인듐 인화물, 또는 합금 반도체, 예컨대, 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 및 갈륨 인듐 인화물을 포함할 수 있다. 또한, 반도체 기판(102)은 벌크 기판 또는 실리콘-온-인슐레이터(SOI, silicon-on-insulator)일 수 있다.
도 1b에서, 패드 층(104)이 반도체 기판(102) 상에 형성되고, 배리어 층(106)이 패드 층(104) 상에 형성된다. 패드 층(104)은 예컨대 실리콘 산화물을 포함하고, 배리어 층(106)은 예컨대 실리콘 질화물을 포함한다. 몇몇 실시예들에서, 패드 층(104)은 화학 기상 증착(CVD, chemical vapor deposition) 프로세스, 열적 산화 프로세스와 같은 프로세스, 또는 다른 적절한 프로세스에 의하여 형성되고, 배리어 층(106)은 CVD 프로세스, 저압 CVD(LPCVD, low pressure CVD) 프로세스, 플라즈마 강화 CVD(PECVD, plasma enhanced CVD) 프로세스와 같은 성막 프로세스, 또는 다른 적절한 프로세스에 의하여 형성된다.
도 1c에서, 배리어 층(106), 패드 층(104) 및 반도체 기판(102)을 에칭하기 위하여 에칭 프로세스가 수행된다. 에칭 프롯세스에서, 패드 층(104), 배리어 층(106) 및 반도체 기판(102)의 일부분을 통해 얕은 트렌치를 형성하도록, 패터닝된 포토레지스트 층(미도시)이 마스크로서 사용된다. 몇몇 실시예들에서, 얕은 트렌치(108)를 형성하기 위한 에칭 프로세스는 예컨대, 이방성 에칭 프로세스, 등방성 에칭 프로세스, 또는 다른 적절한 에칭 프로세스를 포함한다. 에칭 프로세스 이후에, 패터닝된 포토레지스트 층(미도시)는 벗겨내진다(strip).
도 1d에서, 얕은 트렌치(108)를 커버하기 위하여 보호 층(110)이 반도체 기판(102), 패드 층(104) 및 배리어 층(106) 상에 형성된다. 보호 층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 이들의 조합물들 등과 같은 재료를 포함할 수 있다. 보호 층(110)은 하드 마스크 층일 수 있고, 단일 층 또는 다층 구조물일 수 있다. 몇몇 실시예들에서, 보호 층(110)은 2-층 구조물이며, 이는 산화물 층 및 산화물 층 상의 질화물 층을 포함한다. 보호 층(110)은 하나 이상의 성막 프로세스들, 예컨대, CVD 프로세스, PECVD 프로세스, 고밀도 플라즈마 CVD(HDPCVD, high density plasma CVD) 프로세스, 물리 기상 증착(PVD, physical vapor deposition) 프로세스, 원자 층 증착(ALD, atomic layer deposition) 프로세스, 열적 산화 프로세스, 이들의 조합들 등을 사용함으로써 형성된다.
도 1e에서, 제1 에칭 프로세스가 보호 층(110)에 대해 수행된다. 얕은 트렌치(108)의 하부면의 적어도 일부분이 보호 층(110)에 의하여 노출될 때까지 제1 에칭 프로세스가 수행된다. 제1 에칭 프로세스는 예컨대, 건식 에칭 프로세스, 습식 에칭 프로세스, 플라즈마 에칭 프로세스, 반응성 이온 에칭(RIE, reactive ion etching) 프로세스, 또는 다른 적절한 에칭 프로세스를 포함할 수 있다. 도 1e에 도시된 바와 같이, 얕은 트렌치(108)의 하부면의 주변부 영역이 노출된다. 다양한 실시예들에서, 다양한 요건들에 따라, 노출된 영역은 얕은 트렌치(108)의 하부면의 중앙 위치 또는 다른 위치에 있다. 제1 에칭 프로세스 이후에, 제2 에칭 프로세스가 그 후 얕은 트렌치(108)의 하부면의 일부분 상에서 수행된다. 남아 있는 보호 층(110)은 얕은 트렌치(108)의 다른 부분이 에칭되지 않도록 보호하기 위하여 포토레지스트로서의 역할을 한다. 제1 에칭 프로세스는 예컨대, 건식 에칭 프로세스, 습식 에칭 프로세스, RIE 프로세스, 또는 다른 적절한 프로세스를 포함할 수 있다. 제2 에칭 프로세스 이후에, 깊은 트렌치(112)가 얕은 트렌치(108)의 하부면 아래에 형성된다. 깊은 트렌치(112)의 형상, 폭 및 위치는 보호 층(110)의 패턴에 의하여 결정될 수 있고, 깊은 트렌치(112)의 두께는 제2 에칭 프로세스의 지속시간에 의하여 결정될 수 있다. 몇몇 실시예들에서, 깊은 트렌치(112)는 적어도 1000 옹스트롬의 두께를 갖도록 형성된다.
도 1f에서, 깊은 트렌치(112)가 형성된 이후에, 남아 있는 보호 층(110)은 제거된다. 다음으로, 도 1g에 도시된 바와 같이, 배리어 층(106) 및 패드 층(104)이 제거된다. 보호 층(110), 배리어 층(106) 및 패드 층(104)에 적용된 제거 프로세스는 하나 이상의 에칭 프로세스들, 예컨대, 습식 에칭 프로세스, 건식 에칭 프로세스, 이들의 조합들, 또는 다른 적절한 프로세스를 포함할 수 있다.
도 1g과 함께 도 1h에 도시된 바와 같이, 얕은 트렌치(108) 및 깊은 트렌치(112)는 각각 STI(114) 및 DTI(116)를 형성하도록, 격리 산화물로 채워진다. 몇몇 실시예들에서, 격리 산화물은 실리콘 산화물, 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 질소 도핑된 실리콘 이산화물, 게르마늄 도핑된 실리콘 이산화물, 인 도핑된 실리콘 이산화물, 이들의 조합물들 등과 같은 재료를 포함한다. 몇몇 실시예들에서, 격리 산화물은 예컨대, HDP CVD 프로세스, HARP, CVD 프로세스, SACVD 프로세스, 또는 다른 적절한 프로세스에 의하여 성막된다. 몇몇 실시예들에서, 화학 기계적 연마(CMP, chemical mechanical polishing) 프로세스가 STI(114)의 상부면을 평탄화하기 위하여 수행될 수 있다.
몇몇 실시예들에서, 반도체 디바이스(100)의 깊은 트렌치가 먼저 건식 에칭 프로세스를 그리고 건식 에칭 프로세스 이후에 습식 에칭 프로세스를 수행함으로써 형성될 수 있다. 도 2a 내지 도 2b를 참고하면, 도 2a 내지 도 2b는 다른 실시예들에 따른 반도체 디바이스의 깊은 트렌치를 형성하는 방법을 예시하는 중간 스테이지들의 개략적 단면도들이다. 도 2a에서, 건식 에칭 프로세스가 보호 층(110)에 대해 수행된다. 얕은 트렌치(108)의 하부면의 적어도 일부분이 보호 층(110)에 의하여 노출될 때까지, 건식 에칭 프로세스가 수행된다. 건식 에칭 프로세스는 플라즈마 에칭 프로세스, 스퍼터 에칭 프로세스, RIE 프로세스, 또는 다른 적절한 프로세스를 포함할 수 있다. 얕은 트렌치(108)의 하부면의 적어도 일부분이 보호 층(110)에 의하여 노출될 때까지 건식 에칭 프로세스가 수행된다. 도 2a에 도시된 바와 같이, 얕은 트렌치(108)의 하부면의 주변부가 노출된다. 다양한 실시예들에서, 노출된 영역은 다양한 요건들에 따라, 얕은 트렌치(108)의 하부면의 중앙 위치 또는 다른 위치에 있을 수 있다. 건식 에칭 프로세스 이후에, 깊은 트렌치(112')가 얕은 트렌치(108)의 하부면 아래에 형성된다. 그러나, 건식 에칭 프로세스는 반도체 기판(102)에 대해 손상을 야기할 수 있다. 예를 들어, 플라즈마 에칭 프로세스는 깊은 트렌치(112')의 아랫면 및 측면에 반도체 기판(102)의 결정 결함들 또는 전위(dislocation)들을 야기할 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 습식 에칭 프로세스가 깊은 트렌치(112')를 더 깊게 하기 위하여 수행된다. 습식 에칭 프로세스는 이방성 또는 등방성일 수 있다. 에칭 프로세스에 대해 사용되는 에천트는 반도체 기판(102)의 재료에 따라 선택될 수 있다. 습식 에칭 프로세스 이후에, 결함들(결정 결함들 및/또는 전위들)을 갖는 깊은 트렌치(112')의 아랫면 및 측면은 반도체 기판(102)으로부터 제거되고, 그에 의해 반도체 디바이스(100)의 제품 생산율을 향상시킨다.
깊은 트렌치(112')가 예시를 목적으로 도 2b에 도시되며, 이는 본 개시물의 범위를 제한하는 것으로 의도되지 않았다는 점을 유념하라. 깊은 트렌치(112')의 형상, 폭 및 위치는 보호 층(110)의 패턴에 의하여 결정될 수 있으며, 깊은 트렌치(112')의 두께는 습식 에칭 프로세스의 지속 시간에 의하여 결정될 수 있다. 몇몇 실시예들에서, 깊은 트렌치(112')는 적어도 1000 옹스트롬의 두께를 갖도록 형성된다. 몇몇 실시예들에서, 몇몇 실시예들에서, STI(114) 대 깊은 트렌치(112')의 두께 비는 약 0.5 내지 약 10이다.
도 1a 내지 도 1h과 함께 도 3을 참고하여, 도 3은 몇몇 실시예들에 따른 반도체 디바이스(100)를 제조하기 위한 방법(200)의 흐름도이다. 방법(200)은 반도체 기판(102)이 제공되는 동작(202)에서 시작된다. 몇몇 실시예들에서, 반도체 기판(102)은 예컨대, 실리콘, 벌크 실리콘, 게르마늄 또는 다이아몬드를 포함한다. 다른 실시예들에서, 반도체 기판(102)은 화합물 반도체, 예컨대, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 탄화물, 갈륨 인화물, 인듐 비화물 및 인듐 인화물, 또는 합금 반도체, 예컨대, 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 및 갈륨 인듐 인화물을 포함할 수 있다. 또한, 반도체 기판(102)은 벌크 기판, 또는 SOI 기판일 수 있다. 뿐만 아니라, 패드 층(104)이 반도체 기판(102) 상에 형성되고, 배리어 층(106)이 패드 층(104) 상에 형성된다. 몇몇 실시예들에서, 패드 층(104)은 예컨대 실리콘 산화물을 포함하고, 예컨대, CVD 프로세스, 열적 산화 프로세스, 또는 다른 적절한 프로세스에 의하여 형성된다. 배리어 층(106)은 예컨대 실리콘 질화물을 포함하며, 예컨대, CVD 프로세스, LPCVD 프로세스, PECVD 프로세스, 또는 다른 적절한 프로세스에 의하여 형성된다.
동작(204)에서, 패드 층(104), 배리어 층(106) 및 반도체 기판(102)의 일부분을 통해 얕은 트렌치(108)를 형성하도록, 마스크로서 패터닝된 포토레지스트 층(미도시)을 사용함으로써 배리어 층(106), 패드 층(104) 및 반도체 기판(102)을 에칭하기 위하여 에칭 프로세스가 수행된다. 몇몇 실시예들에서, 얕은 트렌치(108)를 형성하기 위한 에칭 프로세스는 예컨대, 이방성 에칭 프로세스, 등방성 에칭 프로세스, 또는 다른 적절한 에칭 프로세스를 포함한다. 에칭 프로세스 이후에, 패터닝된 포토레지스트 층(미도시)는 벗겨내진다.
동작(206)에서, 얕은 트렌치(108)를 커버하기 위하여 보호 층(110)이 반도체 기판(102), 패드 층(104) 및 배리어 층(106) 상에 형성된다. 보호 층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 이들의 조합물들 등과 같은 재료를 포함할 수 있다. 보호 층(110)은 하드 마스크 층일 수 있고, 단일 층 또는 다층 구조물일 수 있다. 몇몇 실시예들에서, 보호 층(110)은 2-층 구조물이며, 이는 산화물 층 및 산화물 층 상의 질화물 층을 포함한다. 보호 층(110)은 CVD 프로세스, PECVD 프로세스, HDPCVD 프로세스, PVD 프로세스, ALD 프로세스, 열적 산화 프로세스, 이들의 조합들 등과 같은 하나 이상의 성막 프로세스들을 사용함으로써 형성된다.
동작(208)에서, 제1 에칭 프로세스가 보호 층(110)에 대해 수행된다. 제1 에칭 프로세스는 얕은 트렌치(108)의 하부면의 적어도 일부분이 보호 층(110)에 의하여 노출될 때까지 수행된다. 제1 에칭 프로세스는 예컨대, 건식 에칭 프로세스, 습식 에칭 프로세스, 플라즈마 에칭 프로세스, 반응성 이온 에칭 프로세스, 또는 다른 적절한 에칭 프로세스를 포함할 수 있다.
동작(210)에서, 제2 에칭 프로세스가 그 후 얕은 트렌치(108)의 하부면의 일부분 상에 수행된다. 제1 에칭 프로세스 이후에 남아 있는 보호 층(110)은 얕은 트렌치(108)의 다른 부분이 제2 에칭 프로세스 동안에 에칭되지 않도록 보호하기 위하여 사용된다. 제2 에칭 프로세스는 예컨대, 건식 에칭 프로세스, 습식 에칭 프로세스, RIE 프로세스, 또는 다른 적절한 프로세스를 포함할 수 있다. 제2 에칭 프로세스 이후에, 깊은 트렌치(112)가 얕은 트렌치(108)의 하부면 아래에 형성된다. 깊은 트렌치(112)의 형상, 폭 및 위치는 보호 층(110)의 패턴에 의하여 결정될 수 있고, 깊은 트렌치(112)의 두께는 제2 에칭 프로세스의 지속 시간에 의하여 결정될 수 있다. 몇몇 실시예들에서, 깊은 트렌치(112)는 적어도 1000 옹스트롬의 두께를 갖도록 형성된다.
동작(212)에서, 깊은 트렌치(112)가 형성된 이후, 남아 있는 보호 층(110), 배리어 층(106) 및 패드 층(104)은 제거된다. 적용된 제거 프로세스는 하나 이상의 에칭 프로세스들, 예컨대, 습식 에칭 프로세스, 건식 에칭 프로세스, 이들의 조합들, 또는 다른 적절한 프로세스를 포함할 수 있다.
동작(214)에서, 얕은 트렌치(108) 및 깊은 트렌치(112)는 STI(114) 및 DTI(116)를 각각 형성하도록, 격리 산화물로 채워진다. 몇몇 실시예들에서, 격리 산화물은 실리콘 산화물, 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 질소 도핑된 실리콘 이산화물, 게르마늄 도핑된 실리콘 이산화물, 인 도핑된 실리콘 이산화물, 이들의 조합물들 등과 같은 재료를 포함한다. 몇몇 실시예들에서, HDP CVD 프로세스, HARP, CVD 프로세스, SACVD 프로세스, 또는 다른 적절한 프로세스와 같은 성막 프로세스가 얕은 트렌치(108) 및 깊은 트렌치(112) 내에 격리 산화물을 충전하기 위하여 수행된다. 몇몇 실시예들에서, CMP 프로세스가 STI(114)의 상부면을 평탄화시키기 위하여 수행될 수 있다.
도 4a 내지 도 4c를 참고하여, 도 4a 내지 도 4c는 본 개시물의 몇몇 실시예들에 따른 반도체 디바이스(300)를 형성하는 방법을 보여주는 중간 스테이지들의 개략적 단면도들을 예시한다. 도 4a에서, 반도체 기판(302), STI(304) 및 DTI(306)가 제공되고, 웰 영역(308)이 반도체 기판(302) 상에 형성된다. 반도체 기판(302), STI(304) 및 DTI(306)는 각각 도 1에 도시된 반도체 기판(102), STI(114) 및 DTI(116)일 수 있다. 반도체 기판(302)은 P-타입 또는 N-타입 반도체 기판일 수 있다. 웰 영역(308)의 도전성 타입은 P-타입 또는 N-타입일 수 있다. 예를 들어, 웰 영역(308) 내로 주입하기 위한 도펀트는 P-타입 웰 영역에 대해 붕소를, 또는 N-타입 웰 영역에 대해 인 및/또는 비소를 포함할 수 있다. 웰 영역(308)은 예를 들어, 1013 atoms/cm2 내지 1016 atoms/cm2의 도펀트 농도를 갖는 고전압 웰일 수 있다. 웰 영역(308)은 이온 주입 프로세스, 확산 프로세스 등과 같은 프로세스에 의하여 형성될 수 있다. 도 4a에 도시된 바와 같이, 웰 영역(308)이 형성된 이후에 DTI(306)는 웰 영역(308) 내에 위치된다.
도 4b에서, 활성 영역(310)이 웰 영역(308) 상에 형성된다. 활성 영역(310)은 이온 주입 프로세스, 확산 프로세스, 또는 다른 적절한 프로세스와 같은 프로세스에 의하여 형성될 수 있다. 활성 영역(310)의 도전성 타입은 웰 영역(308)의 도전성 타입과 상이하다. 예를 들어, 활성 영역(310)은 P-타입인 반면, 웰 영역(308)은 N-타입이다.
도 4c에서, 포토레지스트(312)가 활성 영역(310) 상에 형성되고, STI(304)를 통해 이온 주입 프로세스가 수행되어, 반도체 기판(302) 상에 그리고 웰 영역(308)에 측방으로 인접하게 웰 영역(314)을 형성한다. 포토레지스트(312)는 포지티브 포토레지스트 또는 네거티브 포토레지스트일 수 있으며, 이는 활성 영역(310)이 후속 이온 주입 프로세스들에 의하여 손상되지 않도록 보호하는데 사용된다. 웰 영역(314)의 도전성 타입은 활성 영역(310)과 동일하며, 웰 영역(308)과 상이하다. 예를 들어, 웰 영역(314) 및 활성 영역(310)은 P-타입이고, 웰 영역(308)은 N-타입이다. 몇몇 대안적 실시예들에서, 웰 영역(314) 및 활성 영역(310)은 N-타입이고, 웰 영역(308)은 P-타입이다. 도 4c에 도시된 바와 같이, 웰 영역(314)이 형성된 이후에, DTI(306)는 웰 영역(308) 내에 그리고 웰 영역들(308 및 314) 사이의 경계선 근처에 위치된다. 다시 말해, DTI(306)는 웰 영역(308)과 웰 영역(314) 사이에 위치된다. 도 4c에 보여지는 바와 같이, 누설 전류(ILEAK)는 DTI(306)를 통과할 수 없기 때문에, 웰 영역(314)으로부터 활성 영역(310)으로 향하는 누설 전류(ILEAK)의 경로는 누설 전류(ILEAK)가 감소될 수 있도록 길어지게 된다.
도 4c는 이온 주입 프로세스가 0의 경사각을 가지고 수행되는 것을 예시한다. 그러나 이온 주입 프로세스의 경사각은 웨이퍼의 주변부 영역에서 반도체 기판(300)을 제조하기 위하여 7도에 달할 수 있다. 도 5는 몇몇 실시예들에 따른 넌-제로 경사각을 갖는 이온 주입 프로세스를 사용한 웰 영역(314)의 형성을 예시한다. 도 5에 도시된 바와 같이, 이온 주입 프로세스 이후에, 웰 영역들(308 및 314) 사이의 경계선에 DTI(306)가 위치되도록 웰 영역(314)이 형성된다. 도 5에서 보여지는 바와 같이, 웰 영역(314)으로부터 활성 영역(310)로 향하는 누설 전류(ILEAK)의 경로는 DTI(306)로 인하여 길어지고, 따라서, 누설 전류(ILEAK)는 도 4c와 관련하여 상기 설명된 것과 유사한 방식으로 감소될 수 있다.
대안적으로, DTI(306)는 웰 영역(314) 내에 그리고 웰 영역들(308 및 314) 사이의 경계선 근처에 위치될 수 있다. 그러한 구조는 웰 영역(314)으로부터 활성 영역(310)을 향하는 누설 전류(ILEAK)의 경로가 길어지도록 돕고, 따라서 누설 전류(ILEAK)를 감소시킨다.
도 6은 몇몇 실시예들에 따른 이온 주입 프로세스를 사용하는 웰 영역의 형성을 예시한다. 도 6에 도시된 DTI(306')는 도 2b에 도시된 깊은 트렌치(112')에 대응하여 형성된다. 도 6에 도시된 바와 같이, 이온 주입 프로세스 이후에, DTI(306')가 웰 영역들(308 및 314) 사이의 경계선에 위치되도록, 웰 영역(314)이 형성된다. 도 6에 보여지는 바와 같이, 웰 영역(314)으로부터 활성 영역(310)으로 향하는 누설 전류(ILEAK)의 경로는 DTI(306')로 인하여 길어지고, 따라서 누설 전류(ILEAK)는 감소될 수 있다.
본 개시물의 반도체 구조물은 웰 영역들을 통하는 누설 전류를 감소시킬 수 있다. 예를 들어, 그러한 반도체 구조물을 갖는 메모리 집적 회로들(예를 들어, 플래시 메모리 칩들)은 전력 소모를 감소시키거나 또는 심지어 판독/기록 에러를 감소시킬 수 있다. 이로써, 메모리 집적 회로들의 결함들은 감소될 수 있다. 본 개시물의 반도체 구조물은 다른 타입의 집적 회로들, 예컨대 CMOS 이미지 센서들, 온도 센서들 등에도 마찬가지로 적용될 수 있다는 것에 유념해야 한다.
도 7을 참고하면, 도 7은 몇몇 실시예들에 따른 반도체 구조물(400)의 개략적 단면도이다. 반도체 구조물(400)은 측방 확산 금속 산화물 반도체(LDMOS, laterally diffused metal oxide semiconductor), 수직 확산 금속 산화물 반도체(VDMOS, vertical diffused metal oxide semiconductor) 등일 수 있다. 반도체 구조물(400)이 N-타입 LDMOS인 경우에, P-타입 주입 영역(412)이 P-타입 반도체 기판(410) 형성되고, N-타입 웰 영역(414)이 반도체 기판(410) 상에 그리고 P-타입 주입 영역(412)에 인접하여 형성된다. N-타입 주입 영역(416)이 N-타입 웰 영역(414)에 형성된다. 게이트 유전체(418) 및 게이트 전극(420)이 후속하여 기판(410), P-타입 주입 영역(412) 및 N-타입 웰 영역(414) 상에 형성된다. 게이트 전극(420)은 도전성 게이트 구조물, 예컨대 폴리실리콘 게이트 구조물, 금속 게이트 구조물, 또는 다른 적절한 게이트 전극일 수 있다. 게이트 스페이서(422)는 게이트 유전체(418) 및 게이트 전극(420)의 측벽들 상에 형성된다. 각각 STI(424A)가 P-타입 주입 영역(412) 상에 형성되고, STI들(426A 및 428A)이 N-타입 웰 영역(414) 및 N-타입 주입 영역(416) 상에 형성되고, DTI들(424B, 426B 및 428B)이 STI들(424A, 426A 및 428A) 아래에 형성된다. STI들(424A, 426A 및 428A) 및 DTI들(424B, 426B 및 428B)은 각각 도 1h의 STI(114) 및 DTI(116)과 유사할 수 있다. 저농도 도핑 드레인(LDD, lightly doped drain) 영역(430)이 P-타입 주입 영역(412)에 그리고 게이트 스페이서(422) 아래에 형성된다. 소스/드레인 전극(432)은 STI(424A)와 LDD 영역(430) 사이에 형성되고, 소스/드레인 전극(434)은 STI들(426A 및 428A) 사이에 형성된다.
반면에, 반도체 구조물(400)이 P-타입 LDMOS인 경우에, N-타입 주입 영역(412)이 N-타입 반도체 기판(410) 상에 형성되고, P-타입 웰 영역(414)이 기판 상에 그리고 N-타입 주입 영역(412)에 인접하여 형성된다. P-타입 주입 영역(416)이 P-타입 웰 영역(414)에 형성된다. 게이트 유전체(418) 및 게이트 전극(420)이 후속하여 N-타입 반도체 기판(410), N-타입 주입 영역(412) 및 P-타입 웰 영역(414) 상에 형성된다. 게이트 스페이서(422)는 게이트 유전체(418) 및 게이트 전극(420)의 측벽들 상에 형성된다. 각각 STI(424A)가 N-타입 주입 영역(412) 상에 형성되고, STI들(426A 및 428A)이 P-타입 웰 영역(414) 및 P-타입 주입 영역(416) 상에 형성되고, DTI들(424B, 426B 및 428B)이 STI들(424A, 426A 및 428A) 아래에 형성된다. 저농도 도핑 드레인(LDD) 영역(430)이 N-타입 주입 영역(412)에 그리고 게이트 스페이서(422) 아래에 형성된다. 소스/드레인 전극(432)은 STI(424A)와 LDD 영역(430) 사이에 형성되고, 소스/드레인 전극(434)은 STI들(426A 및 428A) 사이에 형성된다.
모델 STI 폭(㎛) 항복 전압(V) 드레인-소스
온-상태 저항(mΩ×mm2)		 전력 소모
(고정 전류)
DTI를 갖는
LDMOS


 1.5 55.8 24.8 24.8
1.8 58 29.3 29.3
2 59.3 32.2 32.2
2.3 59.5 36.6 36.6
DTI 없는 LDMOS 2.3 54.8 28.5 28.5
표 1은 DTI를 갖는 그리고 DTI가 없는 LDMOS 구조물들의 실험 적 결과들을 나열한다. DTI를 갖는 LDMOS 구조물은 도 7의 반도체 구조물(400)이다. DTI가 없는 구조물은 DTI들이 포함되지 않는 것을 제외하고 반도체 구조물(400)과 유사하다. 표 1에 열거된 바와 같이, 2.3 μm의 동일한 STI 폭(도 7의 STI(426A)의 폭(L))에 대해, DTI를 갖는 LDMOS의 항복 전압은 DTI가 없는 LDMOS의 항복 전압보다 더 크고, DTI를 갖는 LDMOS의 드레인-소스 온-상태 저항(Rdson)은 DTI가 없는 LDMOS의 드레인-소스 온-상태 저항보다 더 크다. DTI들(426B)로 인해, 드레인-소스 온-상태 저항이 이에 따라 증가하도록, 소스/드레인 전극(434)으로부터 소스/드레인 전극(432)까지의 전류 경로는 길어진다. DTI를 갖는 LDMOS의 폭이 2.3 μm에서 1.5 μm로 좁아진다면, 항복 전압은 59.5 V에서 55.8 V로 감소하고(이것은 여전히 DTI가 없는 LDMOS의 항복 전압보다 크다), DTI를 갖는 LDMOS의 전력 소모는 28.5에서 24.8로 감소한다(이것은 DTI가 없는 LDMOS의 전력 소모보다 더 낮아진다). 상기 내용으로부터 알 수 있는 바와 같이, DTI는 LDMOS의 항복 전압을 증가시키며 LDMOS의 STI 폭을 좁게 하도록 돕고, 그에 의해 LDMOS의 사이즈를 절약한다.
도 4a 내지 도 4c과 함께 도 8을 참고하여, 도 8은 몇몇 실시예들에 따른 반도체 디바이스를 제조하기 위한 방법(500)의 흐름도이다. 방법(500)은 반도체 기판(302), STI(304) 및 DTI(306)가 제공되고, 웰 영역(308)이 반도체 기판(302) 상에 형성되는 동작(502)에서 시작된다. 반도체 기판(302)은 P-타입 또는 N-타입 반도체 기판일 수 있다. 웰 영역(308)은 제1 도전성 타입을 가지며, 이는 예를 들어, P-타입 또는 N-타입일 수 있다. 웰 영역(308)은 이온 주입 프로세스, 확산 프로세스 등과 같은 프로세스에 의하여 형성될 수 있다. 웰 영역(308)이 형성된 이후에, DTI(306)는 웰 영역(308)에 위치된다.
동작(504)에서, 활성 영역(310) 웰 영역(308) 상에 형성된다. 활성 영역(310)은 이온 주입 프로세스, 확산 프로세스, 또는 다른 적절한 프로세스와 같은 프로세스에 의하여 형성될 수 있다. 활성 영역(310)은 웰 영역(308)의 제1 도전성 타입과 상이한 도전성 타입을 갖는다. 예를 들어, 제1 도전성 타입이 N-타입이라면, 활성 영역(310)의 도전성 타입은 P-타입이다.
동작(506)에서, 제2 도전성 타입의 웰 영역(314)이 반도체 기판(302) 상에 그리고 웰 영역(308)에 측방으로 인접하여 형성된다. 상세하게, 후속 프로세스들에 의하여 손상되지 않도록 활성 영역(310)을 보호하기 위하여 활성 영역(310) 상에 포토레지스트(312)가 형성될 수 있다. 다음으로, 이온 주입 프로세스가 웰 영역(314)을 형성하기 위하여 수행된다. 웰 영역(314)의 제2 도전성 타입은 활성 영역(310)의 도전성 타입과 동일하며, 웰 영역(308)의 제1 도전성 타입과 상이하다. 예를 들어, 웰 영역(314)의 제2 도전성 타입 및 활성 영역(310)의 도전성 타입은 P-타입이고, 웰 영역(308)의 제1 도전성 타입은 N-타입이다. 도 4c에 도시된 바와 같이, 웰 영역(314)이 0의 경사각을 갖는 이온 주입 프로세스에 의하여 형성된 이후, DTI(306)는 웰 영역(308)에 그리고 웰 영역들(308 및 314) 사이의 경계선 근처에 위치된다. 다시 말해, DTI(306)는 주로 웰 영역(308)과 웰 영역(314) 사이에 위치된다.
도 5에 도시된 바와 같이, 넌-제로 경사각을 갖는 이온 주입 프로세스에 의하여 웰 영역(314)이 형성되는 경우, 웰 영역(314)이 형성된 이후에, DTI(306)는 웰 영역들(308 및 314) 사이의 경계선에 위치된다. 대안적으로, DTI(306)는 웰 영역(314)에 그리고 웰 영역들(308 및 314) 사이의 경계선 근처에 위치될 수 있다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 수 개의 실시예들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 본 명세서에 도입된 실시예들의 동일한 목적들을 실행하고/실행하거나 실시예들의 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변형하기 위한 기반으로서 그들이 본 개시내용을 용이하게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명의 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인지해야 한다.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판을 에칭함으로써, 얕은 트렌치를 형성하는 단계;
    상기 얕은 트렌치를 커버하는 보호 층을 형성하는 단계;
    상기 얕은 트렌치의 하부면의 적어도 일부분이 상기 보호 층에 의하여 노출될 때까지, 상기 보호 층에 대해 제1 에칭 프로세스를 수행하는 단계;
    상기 얕은 트렌치의 하부면의 일부분 상에 제2 에칭 프로세스를 수행하는 단계 ― 상기 제2 에칭 프로세스를 수행하는 단계에 의하여, 상기 얕은 트렌치의 하부면 아래에 적어도 하나의 깊은 트렌치가 형성됨 ― ;
    상기 반도체 기판 상에 그리고 상기 얕은 트렌치 내에 남아있는 상기 보호 층을 제거하는 단계;
    적어도 하나의 깊은 트렌치 격리(DTI, deep trench isolation) 및 얕은 트렌치 격리(STI, shallow trench isolation)를 각각 형성하기 위하여 상기 깊은 트렌치 및 상기 얕은 트렌치 내에 격리 산화물을 충전하는 단계;
    상기 반도체 기판 상에 제1 도전성 타입의 제1 웰 영역을 형성하는 단계;
    상기 제1 웰 영역 상에 활성 영역을 형성하는 단계; 및
    상기 반도체 기판 상에 그리고 상기 제1 웰 영역에 인접하게 제2 도전성 타입의 제2 웰 영역을 형성하는 단계
    를 포함하며,
    상기 제2 도전성 타입은 상기 제1 도전성 타입과 상이하고, 상기 제2 도전성 타입은 상기 활성 영역의 도전성 타입과 동일하고, 상기 제1 웰 영역 및 상기 제2 웰 영역은 상기 DTI가 상기 제1 웰 영역의 적어도 일부분과 상기 제2 웰 영역의 적어도 일부분 사이에 배치되도록 형성되는 것인, 반도체 구조물을 형성하는 방법.
  2. 반도체 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 상의 제1 도전성 타입의 제1 웰 영역;
    상기 반도체 기판 상의 그리고 상기 제1 웰 영역에 인접한 제2 도전성 타입의 제2 웰 영역 ― 상기 제2 도전성 타입은 상기 제1 도전성 타입과 상이함 ― ;
    상기 제1 웰 영역 상의 활성 영역 ― 상기 활성 영역의 도전성 타입은 상기 제2 웰 영역의 제2 도전성 타입과 동일함 ― ;
    상기 제1 웰 영역과 상기 제2 웰 영역 사이의 얕은 트렌치 격리(STI); 및
    상기 반도체 기판의 상기 STI 아래의 적어도 하나의 깊은 트렌치 격리(DTI)
    를 포함하며,
    상기 DTI는 상기 제1 웰 영역의 적어도 일부분과 상기 제2 웰 영역의 적어도 일부분 사이에 배치되는 것인, 반도체 구조물.
  3. 제2항에 있어서,
    상기 DTI는 상기 STI의 하부면의 코너 영역에 위치되는 것인, 반도체 구조물.
  4. 제2항에 있어서,
    상기 DTI의 적어도 일부분은 상기 제1 웰 영역에 위치되는 것인, 반도체 구조물.
  5. 제2항에 있어서,
    상기 DTI의 적어도 일부분은 상기 제1 웰 영역과 상기 제2 웰 영역 사이의 경계선에 위치되는 것인, 반도체 구조물.
  6. 제2항에 있어서,
    상기 DTI의 깊이는 1000 옹스트롬을 초과하는 것인, 반도체 구조물.
  7. 제2항에 있어서,
    상기 제1 웰 영역은 N-타입 웰 영역이고, 상기 제2 웰 영역은 P-타입 웰 영역인 것인, 반도체 구조물.
  8. 제2항에 있어서,
    상기 제1 웰 영역은 P-타입 웰 영역이고, 상기 제2 웰 영역은 N-타입 웰 영역인 것인, 반도체 구조물.
  9. 제2항에 있어서,
    상기 반도체 기판은 P-타입 반도체 기판인 것인, 반도체 구조물.
  10. 반도체 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 상의 제1 도전성 타입의 제1 주입 영역;
    상기 반도체 기판 상의 제2 도전성 타입의 제2 주입 영역 ― 상기 제2 도전성 타입은 상기 제1 도전성 타입과 상이함 ― ;
    상기 제1 주입 영역 내의 제1 소스/드레인 전극;
    상기 제2 주입 영역 내의 제2 소스/드레인 전극;
    상기 반도체 기판 상의 그리고 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극 사이의 게이트 전극;
    상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극 사이의 얕은 트렌치 격리(STI); 및
    상기 반도체 기판 내에 상기 STI 아래의 적어도 하나의 깊은 트렌치 격리(DTI)
    를 포함하며, 상기 DTI는 상기 제1 주입 영역의 적어도 일부분과 상기 제2 주입 영역의 적어도 일부분 사이에 배치되는 것인, 반도체 구조물.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107437563B (zh) * 2016-05-27 2020-03-10 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其形成方法、以及esd器件及其形成方法
TWI624942B (zh) * 2016-10-11 2018-05-21 新唐科技股份有限公司 高壓半導體裝置
US10505020B2 (en) * 2016-10-13 2019-12-10 Avago Technologies International Sales Pte. Limited FinFET LDMOS devices with improved reliability
US10679991B2 (en) * 2018-10-12 2020-06-09 Micron Technology, Inc. Methods and apparatuses including a boundary of a well beneath an active area of a tap
CN111834284A (zh) * 2019-04-17 2020-10-27 世界先进积体电路股份有限公司 半导体装置
US11239315B2 (en) * 2020-02-03 2022-02-01 Globalfoundries U.S. Inc. Dual trench isolation structures
CN111276532A (zh) * 2020-03-17 2020-06-12 合肥晶合集成电路有限公司 一种半导体器件及其制备方法
US11990507B2 (en) * 2021-08-16 2024-05-21 United Microelectronics Corp. High voltage transistor structure

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
US4578128A (en) * 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
JPS62149153A (ja) * 1985-09-17 1987-07-03 Fujitsu Ltd 埋込型素子分離溝の構造とその形成方法
US5015594A (en) * 1988-10-24 1991-05-14 International Business Machines Corporation Process of making BiCMOS devices having closely spaced device regions
JP3419672B2 (ja) * 1997-12-19 2003-06-23 富士通株式会社 半導体装置及びその製造方法
KR19990058297A (ko) * 1997-12-30 1999-07-15 김규현 반도체 소자 분리를 위한 트랜치 구조 및 그 형성방법
US6140156A (en) * 1999-07-13 2000-10-31 United Microelectronics Corp. Fabrication method of isolation structure photodiode
US6207532B1 (en) * 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application
KR20010045231A (ko) * 1999-11-03 2001-06-05 박종섭 씨모스 소자의 구조 및 그의 제조 방법
FR2807567A1 (fr) * 2000-04-10 2001-10-12 St Microelectronics Sa Procede de realisation d'un transistor bipolaire
JP2002134627A (ja) * 2000-10-23 2002-05-10 Sharp Corp 半導体装置及びその製造方法
KR100377130B1 (ko) * 2000-11-22 2003-03-19 페어차일드코리아반도체 주식회사 반도체 소자 및 그 제조 방법
JP2002217282A (ja) * 2001-01-19 2002-08-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6583060B2 (en) * 2001-07-13 2003-06-24 Micron Technology, Inc. Dual depth trench isolation
DE10345346B4 (de) 2003-09-19 2010-09-16 Atmel Automotive Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind
US7427795B2 (en) * 2004-06-30 2008-09-23 Texas Instruments Incorporated Drain-extended MOS transistors and methods for making the same
JP4947931B2 (ja) 2004-08-12 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置
KR101002551B1 (ko) * 2004-12-20 2010-12-17 주식회사 하이닉스반도체 기생 필드 트랜지스터에 의한 누설 전류를 감소시킬 수있는 반도체 소자
KR100702775B1 (ko) 2005-05-03 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
DE102005046624B3 (de) * 2005-09-29 2007-03-22 Atmel Germany Gmbh Verfahren zur Herstellung einer Halbleiteranordnung
US7372104B2 (en) * 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US20070194402A1 (en) * 2006-02-21 2007-08-23 Micron Technology, Inc. Shallow trench isolation structure
KR100922989B1 (ko) 2007-04-25 2009-10-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 제조방법
US7898027B2 (en) * 2007-07-16 2011-03-01 United Microelectronics Corp. Metal-oxide-semiconductor device
US7723178B2 (en) * 2008-07-18 2010-05-25 International Business Machines Corporation Shallow and deep trench isolation structures in semiconductor integrated circuits
KR20110117326A (ko) 2010-04-21 2011-10-27 매그나칩 반도체 유한회사 반도체 장치 및 그 제조방법
US8685831B2 (en) 2010-10-28 2014-04-01 Texas Instruments Incorporated Trenches with reduced silicon loss

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