KR20020011814A - Method for Planarization of Insulating Film in Semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 절연막 평탄화 방법에 관한 것으로, 특히 소정의 높이를 가진 패턴을 절연막으로 덮을 때 하부 패턴의 에지부분에서 높은 단차가 형성되는 것을 효과적으로 평탄화시킬 수 있는 반도체 소자의 절연막 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulating film planarization method of a semiconductor device, and more particularly, to an insulating film planarization method of a semiconductor device that can effectively planarize formation of a high step at an edge portion of a lower pattern when a pattern having a predetermined height is covered with an insulating film. will be.
반도체 메모리 장치는 고집적화되어 감에 따라 단위 셀의 면적이 좁아진다. 좁은 면적 내에서 필요한 캐패시턴스를 확보하기 위하여 실린더형 캐패시터를 채용하고 있다. 더 큰 캐패시턴스를 확보하기 위하여 실린더의 높이가 높아짐에 따라 셀영역과 주변영역의 단차가 매우 커지게 된다.As the semiconductor memory device is highly integrated, the area of the unit cell is narrowed. Cylindrical capacitors are employed to secure the required capacitance within a small area. As the height of the cylinder increases in order to secure a larger capacitance, the step difference between the cell region and the peripheral region becomes very large.
도 1에 도시한 바와 같이, 반도체 기판(10) 상에 액티브 소자를 형성하고 절연막(12)으로 덮고 절연막(12) 상에 실린더형 캐패시터를 형성하게 된다. 실린더형 캐패시터들이 형성된 패턴(14)은 높은 높이 H1을 가진다. 패턴(14)은 절연막(16)으로 덮여진다.As shown in FIG. 1, an active element is formed on the semiconductor substrate 10, covered with an insulating film 12, and a cylindrical capacitor is formed on the insulating film 12. The pattern 14 in which the cylindrical capacitors are formed has a high height H1. The pattern 14 is covered with the insulating film 16.
셀영역(CELL)과 주변 영역(PERI)의 높이 차이는 두 영역의 경계부에서 절연막의 경사각( θ1)이 45도 이상을 형성하게 된다. 단차(H2)는 셀영역의 절연막(16)의 표면과 주변영역의 절연막(16)의 표면 사이의 높이 차를 말한다.The difference in height between the cell region CELL and the peripheral region PERI is such that the inclination angle θ1 of the insulating film is formed at a boundary of the two regions to be 45 degrees or more. The step H2 refers to the height difference between the surface of the insulating film 16 in the cell region and the surface of the insulating film 16 in the peripheral region.
이와 같이 경계부에 형성된 큰 단차(H2)는 후속 메탈공정시 메탈 브리지 또는 메탈 스트링거 등을 남기게 되어 금속 배선의 불량을 초래한다. 또한, 고단차를 이루는 경계부에서는 적절한 포토공정의 마진을 얻을 수 없게 되므로, 설계 및 공정 상의 여러 가지 문제를 초래하게 된다.As such, the large step H2 formed at the boundary portion leaves a metal bridge or a metal stringer, etc. in a subsequent metal process, resulting in a failure of the metal wiring. In addition, since the margin of the appropriate photo process cannot be obtained at the boundary of high step, various problems in design and process are caused.
따라서, 종래에는 도 2에 도시한 바와 같이, 절연막(16)을 도포한 후에 도포된 절연막(16)을 열처리하여 리플로우시킴으로써 경계부에서의 경사각도(θ2)를 완화시키는 방법을 사용하였다.Therefore, conventionally, as shown in Fig. 2, after applying the insulating film 16, a method of reducing the inclination angle θ2 at the boundary portion by heat-treating the applied insulating film 16 to reflow is used.
이러한 리플로우 방법은 셀영역 상의 절연막의 표면과 주변 영역 상의 절연막의 표면 사이의 절대 단차(H2)는 줄어들지 않고 단지 경사부의 경사각도만 θ1에서 θ2로 완화시키는 것에 불과하다. 그러므로, 패턴(14)의 높이가 더 높아지면 리플로우 평탄화 기법은 효과를 기대할 수 없다.This reflow method does not reduce the absolute step H2 between the surface of the insulating film on the cell region and the surface of the insulating film on the peripheral region, and merely relaxes the inclination angle of the inclined portion from θ1 to θ2. Therefore, if the height of the pattern 14 is higher, the reflow planarization technique cannot expect an effect.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 고단차를 가진 패턴 상부에 형성되고 상기 패턴의 면적보다 넓은 면적의 절연막을 제거하고 제거공정에 의해 경계부에 남겨진 돌출부를 습식식각공정에 의해 제거함으로써 단순한 공정에 의해 절연막의 절대단차를 낮출 뿐만 아니라 ??계부의 경사각도 현저하게 완만하게 할 수 있는 반도체 소자의 절연막 평탄화방법을 제공하는 데 있다.An object of the present invention is to remove the insulating film formed on top of the pattern having a high step and the area larger than the area of the pattern in order to solve the problems of the prior art as described above in the wet etching process of the protrusions left in the boundary portion by the removal process. The present invention provides a method of planarizing the insulating film of a semiconductor device, which can reduce the absolute step of the insulating film by a simple process and also make the inclination angle of the ?? step significantly remarkable.
도 1 및 도 2는 종래의 반도체 소자의 절연막 평탄화 방법을 설명하기 위한 도면들.1 and 2 are views for explaining an insulating film planarization method of a conventional semiconductor device.
도3(a) 내지 도 3(g)는 본 발명에 의한 반도체 소자의 절연막 평탄화 방법을 설명하기 위한 공정도.3 (a) to 3 (g) are process charts for explaining the method for insulating film insulation of a semiconductor device according to the present invention.
도 4는 본 발명에 의한 절연막 평탄화 방법을 적용한 DRAM의 전자 현미경 사진.4 is an electron micrograph of a DRAM to which the insulating film planarization method according to the present invention is applied.
도5(a) 내지 도 5(f)는 본 발명에 의한 절연막 평탄화 방법의 다른 실시예의 공정 순서도.5 (a) to 5 (f) are process flowcharts of another embodiment of the insulating film planarization method according to the present invention;
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 102 : 패턴100 semiconductor substrate 102 pattern
104 : 제 1 절연막 105 : 필라104: first insulating film 105: pillar
106 : 포토레지스트 패턴 108 : 제 2 절연막106 photoresist pattern 108 second insulating film
상기 목적을 달성하기 위한 본 발명의 제 1 방법은 소정 높이를 가지는 패턴이 형성된 반도체 기판 상에 절연막을 형성하는 단계와, 상기 패턴이 형성된 상부 영역의 절연막 평탄부만 노출되도록 상기 절연막 상에 포토 레지스트 패턴을 형성하는 단계와, 상기 노출된 절연막 평단부를 소정 깊이로 식각하는 단계와, 상기 식각 공정에 의해 절연막의 경사부에 형성된 필라를 습식식각공정에 의해 제거하는 단계를 구비하는 것을 특징으로 한다.A first method of the present invention for achieving the above object is to form an insulating film on a semiconductor substrate formed with a pattern having a predetermined height, and the photoresist on the insulating film so that only the insulating film flat portion of the upper region where the pattern is formed Forming a pattern, etching the exposed insulating film flat end to a predetermined depth, and removing the pillar formed on the inclined portion of the insulating film by the etching process by a wet etching process.
상기 절연막은 BPSG(Brophosilicate Glass) 또는 TEOS(Tetraethyl orthosilicate)를 사용한다.The insulating layer uses BPSG (Brophosilicate Glass) or TEOS (Tetraethyl orthosilicate).
상기 도포된 절연막을 열처리하여 리플로우시키는 단계를 더 구비하는 것이 바람직하다. 여기서 열처리 공정은 500℃이상이면 충분하고 700℃정도가 바람직하다.It is preferable to further include the step of reflowing the coated insulating film by heat treatment. The heat treatment step is preferably at least 500 ° C, preferably about 700 ° C.
상기 절연막의 도포 두께는 약 5,000 내지 25,000Å 정도이고, 패턴의 높이가 13,000Å일 때, 약 10,000Å 정도가 바람직하다. 상기 포토레지스트 패턴의 에지는 상기 패턴의 에지로부터 패턴 외곽방향으로 0 내지 25,000Å 정도 떨어진 위치이면 가능하다. 상기 셀영역을 오픈시키는 식각공정에서 절연막의 식각량은 약 5,000 내지 20,000Å 정도이고, 두께 10,000Å일 때에는 약 7,000Å정도가 바람직하다.The coating thickness of the insulating film is about 5,000 to 25,000 kPa, and when the height of the pattern is 13,000 kPa, about 10,000 kPa is preferable. The edge of the photoresist pattern may be a position separated by about 0 to 25,000 으로 in the pattern outward direction from the edge of the pattern. In the etching process of opening the cell region, the etching amount of the insulating film is about 5,000 to 20,000 kPa, and when the thickness is 10,000 kPa, about 7,000 kPa is preferable.
포토레지스트 패턴을 스트립한 후에 남겨진 필라를 제거하기 위하여 약 2,000 내지 20,000Å정도의 식각량으로 습식식각공정을 진행한다. 이 때 바람직한 식각량은 남겨진 필라의 크기에 비해 대략 1/2 정도의 식각량이면 충분하다. 필라는 양측면에서 습식식각이 진행되므로 1/2 정도의 식각량으로도 충분히 필라를 제거할 수 있다.After stripping the photoresist pattern, a wet etching process is performed with an etching amount of about 2,000 to 20,000 mm 3 to remove the remaining pillars. In this case, the etching amount is preferably about 1/2 of the amount of the remaining pillars. Since the pillars are wet-etched from both sides, the pillars can be sufficiently removed even with 1/2 of the etching amount.
습식식각공정 후 절연막을 약 1,000 내지 20,000Å 정도, 바람직하기로는 6,000Å 정도로 재 도포하는 것이 바람직하다. 재도포 후에 500℃ 이상, 바람직하기로는 약 800℃정도로 열처리하여 리플로우시키는 공정을 더 포함하는 것이 바람직하다.After the wet etching process, it is preferable to reapply the insulating film at about 1,000 to 20,000 kPa, preferably at about 6,000 kPa. It is preferable to further include the process of reflowing by heat-processing to 500 degreeC or more, preferably about 800 degreeC after reapplication.
본 발명의 제 2 방법은 반도체 기판 상에 셀영역과 주변영역을 가지며 상기 셀영역에는 주변영역에 비해 상대적으로 매우 높은 높이를 가진 캐패시터 패턴이 형성된 반도체 장치에 있어서, 상기 반도체 기판 상에 절연막을 상기 패턴의 높이 보다 두껍게 형성하는 단계와, 셀영역에서, 상기 셀영역의 면적보다 넓은 면적의 절연막이 노출되도록 상기 절연막 상에 포토 레지스트 패턴을 형성하는 단계와, 상기 노출된 셀영역 상의 절연막을 상기 패턴의 높이만큼 식각하는 단계와, 상기 식각 공정에 의해 셀영역의 주변에 형성된 필라를 습식식각공정에 의해 제거하는 단계를 구비하는 것을 특징으로 한다. 상기 절연막 도포 후 및 습식식각공정 이후에 절여막을 열처리하여 리플로우시키는 단계를 더 구비하는 것이 바람직하다.According to a second aspect of the present invention, there is provided a semiconductor device having a cell region and a peripheral region on a semiconductor substrate, wherein a capacitor pattern having a relatively high height is formed in the cell region, wherein the insulating layer is formed on the semiconductor substrate. Forming a photoresist pattern on the insulating film so as to expose the insulating film having a larger area than the area of the cell region, and forming an insulating film on the exposed cell region in the cell region. Etching by a height of and removing the pillars formed around the cell region by the etching process by a wet etching process. After the insulating film application and after the wet etching process, it is preferable to further include the step of reflowing by heat treatment of the pickled film.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings in order to describe the present invention in more detail.
도 3(a)를 참조하면 반도체 기판(100)의 셀영역(A)에 통상의 실린더형 캐패시터 형성공정을 거쳐서 패턴(102)을 형성시킨다. 패턴의 높이(H)는 약 13,000Å정도이다. 따라서, 주변영역(B)와 셀영역(A) 사이에는 단차 H가 형성된다.Referring to FIG. 3A, the pattern 102 is formed in the cell region A of the semiconductor substrate 100 through an ordinary cylindrical capacitor forming process. The height H of the pattern is about 13,000 kPa. Therefore, a step H is formed between the peripheral region B and the cell region A. FIG.
도 3(b)를 참조하면, 상기 패턴(102)이 형성된 반도체 기판(100) 상부에 유동성이 좋은 절연물질, 예를 들면 BPSG를 증착하며, 증착 두께는 약 10,000Å으로 한다. 증착된 제 1 절연막(104)은 약 700℃정도로 열처리하여 리플로우시킨다.Referring to FIG. 3B, an insulating material having good fluidity, for example, BPSG, is deposited on the semiconductor substrate 100 on which the pattern 102 is formed, and the deposition thickness is about 10,000 mW. The deposited first insulating film 104 is reflowed by heat treatment at about 700 ° C.
도 3(c)를 참조하면, 제 1 절연막(104) 상에 포토레지스트를 도포한 후, 노광 및 현상공정에 의해 포토레지스트 패턴(106)을 형성한다. 포토레지스트 패턴(106)은 도 3(d)에 도시한 바와 같이, 셀영역(A) 상에서는 오픈되어 있다. 즉,포토레지스트 패턴(106)의 에지ⓒ는 패턴(102)의 에지ⓐ와 제 1 절연막(104)의 경사부ⓓ 사이에 위치한다. 즉, 포토레지스트 패턴(106)의 에지ⓒ는 패턴(102)의 에지ⓐ로부터 바깥으로 0~20000Å정도 더 나아간 지점에 위치하게 된다. 만약 포토레지스트 패턴(106)의 에지ⓒ가 패턴(102)의 에지ⓐ의 안쪽으로 위치(도면에서 ⓑ위치)하게 되면, 식각 후에 패턴(102)의 에지 상부에 남겨진 절연막 필라가 많이 남게 되게 된다. 따라서, 본 발명에서는 남겨진 필라를 최소화하기 위하여 가능한 포토레지스트 패턴의 에지가 패턴(102)의 에지로부터 멀리 위치하도록 포토 레지스트 패턴의 오픈된 영역을 형성한다.Referring to FIG. 3C, after the photoresist is coated on the first insulating layer 104, the photoresist pattern 106 is formed by an exposure and development process. The photoresist pattern 106 is opened on the cell region A, as shown in Fig. 3D. That is, the edge ⓒ of the photoresist pattern 106 is positioned between the edge ⓐ of the pattern 102 and the inclined portion ⓓ of the first insulating film 104. That is, the edge ⓒ of the photoresist pattern 106 is positioned at a point further 0 to 20000 mm outward from the edge ⓐ of the pattern 102. If the edge © of the photoresist pattern 106 is positioned inside the edge ⓐ of the pattern 102 (a position in the drawing), the insulating film pillar left on the edge of the pattern 102 remains after etching. Thus, in the present invention, open regions of the photoresist pattern are formed so that the edges of the photoresist pattern are located as far from the edge of the pattern 102 as possible to minimize the remaining pillars.
도 3(e)를 참조하면, 형성된 포토레지스트 패턴(106)을 식각마스크로 사용하여 노출된 제 1 절연막(104)를 건식 또는 습식 식각한다. 이때, 식각량은 5,000~20,000Å정도로 식각하되 바람직하기로는 7,000Å로 식각한다.Referring to FIG. 3E, the exposed first insulating layer 104 is dry or wet etched using the formed photoresist pattern 106 as an etching mask. At this time, the etching amount is etched to about 5,000 ~ 20,000Å, preferably 7,000Å.
셀영역(A) 상의 제 1 절연막을 식각하고 포토레지스트 패턴(106)을 스트립하면 포토레지스트 패턴(106)의 에지ⓒ와 절연막의 경사부ⓓ 사이에 필라(pillar)(105)가 남게 된다.When the first insulating film on the cell region A is etched and the photoresist pattern 106 is stripped, a pillar 105 remains between the edge ⓒ of the photoresist pattern 106 and the inclined portion ⓓ of the insulating film.
도 3(f)를 참조하면, 상기 남겨진 필라(105)를 식각량을 약 3,000Å정도로 습식 식각하여 제거한다. 필라(105)의 크기가 최소가 되도록 포토레지스트 패턴을 적용하였기 때문에 필라는 적은 식각량으로도 쉽게 제거가 가능하다.Referring to FIG. 3 (f), the remaining pillars 105 are wet-etched to have an etching amount of about 3,000 kPa and removed. Since the photoresist pattern is applied to minimize the size of the pillar 105, the pillar can be easily removed with a small amount of etching.
도 3(g)를 참조하면, 필라를 제거한 후, 결과물 전면에 제 2 절연막(108), 예컨대 BPSG를 약 6,000Å정도로 도포한 후에 약 800℃ 정도로 열처리하여 도포된 제 2 절연막(108)을 리플로우시킨다. 따라서, 패턴(102)의 에지 상에서 필요한 절연막의 두께 약 5,000Å를 유지하면서 절연막의 경사부의 경사각도를 약 25 내지 45℃ 사이로 완만하게 형성할 수 있다.Referring to FIG. 3 (g), after removing the pillar, the second insulating film 108, for example, BPSG is applied to the entire surface of the resultant at about 6,000 kPa and then heat treated at about 800 ° C. to ripple the coated second insulating film 108. Low Therefore, the inclination angle of the inclined portion of the insulating film can be formed smoothly between about 25 to 45 DEG C while maintaining the required thickness of the insulating film about 5,000 kPa on the edge of the pattern 102.
도 4는 DRAM의 캐패시터를 형성한 후에 캐패시터를 덮는 절연막 공정에 본 발명을 적용한 예의 전자 현미경 사진을 나타낸다. 사진에서 T는 웨이퍼의 탑부분이고, C는 웨이퍼의 중앙부분을 나타낸다. 왼쪽 사진은 셀오픈을 위한 식각공정 후 포토레지스트 패턴을 스트립한 후의 셀영역과 주변영역의 경계부에 남겨진 필라를 나타내고, 중앙의 사진은 필라를 제거를 위한 습식식각공정 후의 단면 상태를 나타내고, 오른쪽 사진은 제 2 절연막을 도포한 후 열처리하여 리플로우 된 상태에서 경게부의 단차가 완만한 슬로프를 가진 것을 나타낸다.Fig. 4 shows an electron micrograph of an example in which the present invention is applied to an insulating film process of covering a capacitor after forming a capacitor of the DRAM. In the photograph, T is the top of the wafer and C is the center of the wafer. The photo on the left shows the pillars left at the boundary between the cell region and the peripheral region after stripping the photoresist pattern after the etching process for cell opening. The photo on the center shows the cross-sectional state after the wet etching process for removing the pillars. Indicates that the step of the warp portion has a gentle slope in the reflowed state after applying the second insulating film.
도 5(a) 및 도 5(f)는 본 발명에 의한 절연막 평탄화 방법의 다른 실시예의 공정 순서도를 나타낸다.5 (a) and 5 (f) show process flowcharts of another embodiment of the insulating film planarization method according to the present invention.
도 5(a)를 참조하면 반도체 기판(200)의 셀영역(A)에 통상의 실린더형 캐패시터 형성공정을 거쳐서 패턴(202)을 형성시킨다. 패턴의 높이(H)는 약 13,000Å정도이다. 따라서, 주변영역(B)와 셀영역(A) 사이에는 단차 H1가 형성된다.Referring to FIG. 5A, the pattern 202 is formed in the cell region A of the semiconductor substrate 200 through a conventional cylindrical capacitor forming process. The height H of the pattern is about 13,000 kPa. Therefore, a step H1 is formed between the peripheral region B and the cell region A. FIG.
도 5(b)를 참조하면, 상기 패턴(202)이 형성된 반도체 기판(200) 상부에 유동성이 좋은 절연물질, 예를 들면 BPSG를 증착하며, 증착 두께는 패턴(202)의 높이인 13,000Å 보다 더 높은 높이(H2)가 되도록 약 15,000Å으로 한다. 증착된 제 1 절연막(204)은 약 700℃정도로 열처리하여 리플로우시킨다.Referring to FIG. 5B, an insulating material having a good fluidity, for example, BPSG, is deposited on the semiconductor substrate 200 on which the pattern 202 is formed, and the deposition thickness is greater than 13,000 GPa, the height of the pattern 202. It is to be about 15,000Å to have a higher height (H2). The deposited first insulating layer 204 is subjected to heat treatment at about 700 ° C. for reflow.
도 5(c)를 참조하면, 제 1 절연막(204) 상에 포토레지스트를 도포한 후, 노광 및 현상공정에 의해 포토레지스트 패턴(206)을 형성한다. 포토레지스트패턴(206)은 셀영역(A) 상에서는 오픈되어 있다. 즉, 포토레지스트 패턴(206)의 에지는 패턴(202)의 에지와 제 1 절연막(204)의 경사부 사이에 위치한다. 즉, 포토레지스트 패턴(206)의 에지는 패턴(202)의 에지ⓐ로부터 바깥으로 13,000Å정도 더 나아간 지점에 위치하게 된다. 따라서, 본 발명에서는 남겨진 필라를 최소화하기 위하여 가능한 포토레지스트 패턴의 에지가 패턴(202)의 에지로부터 멀리 위치하도록 포토 레지스트 패턴의 오픈된 영역을 형성한다.Referring to FIG. 5C, after the photoresist is applied on the first insulating layer 204, the photoresist pattern 206 is formed by an exposure and development process. The photoresist pattern 206 is open on the cell region A. FIG. That is, the edge of the photoresist pattern 206 is located between the edge of the pattern 202 and the inclined portion of the first insulating film 204. That is, the edge of the photoresist pattern 206 is located at a point further 13,000 1 outward from the edge ⓐ of the pattern 202. Thus, in the present invention, the open area of the photoresist pattern is formed so that the edge of the photoresist pattern is located as far from the edge of the pattern 202 as possible to minimize the remaining pillars.
도 5(d)를 참조하면, 형성된 포토레지스트 패턴(206)을 식각마스크로 사용하여 노출된 제 1 절연막(204)를 건식 또는 습식 식각한다. 이때, 식각량은 패턴의 높이인 13,000Å정도로 식각한다.Referring to FIG. 5D, the exposed first insulating layer 204 is dry or wet etched using the formed photoresist pattern 206 as an etching mask. At this time, the etching amount is etched to about 13,000Å, the height of the pattern.
셀영역(A) 상의 제 1 절연막을 식각하고 포토레지스트 패턴(106)을 스트립하면 포토레지스트 패턴(106)의 에지와 절연막의 경사부 사이에 필라(pillar)(208)가 남게 된다.When the first insulating film on the cell region A is etched and the photoresist pattern 106 is stripped, a pillar 208 remains between the edge of the photoresist pattern 106 and the inclined portion of the insulating film.
도 5(e)를 참조하면, 상기 남겨진 필라(208)를 식각량을 약 7,000Å정도로 습식 식각하여 제거한다. 필라(105)의 크기가 최소가 되도록 포토레지스트 패턴을 적용하였기 때문에 필라는 적은 식각량으로도 쉽게 제거가 가능하다.Referring to FIG. 5E, the remaining pillars 208 are wet-etched to remove etch amount of about 7,000 kPa. Since the photoresist pattern is applied to minimize the size of the pillar 105, the pillar can be easily removed with a small amount of etching.
도 5(f)를 참조하면, 필라를 제거한 후, 결과물 전면에 제 2 절연막(210), 예컨대 BPSG를 약 4,000Å정도로 도포한 후에 약 800℃ 정도로 열처리하여 도포된 제 2 절연막(210)을 리플로우시킨다. 따라서, 패턴(102)의 에지 상에서 필요한 절연막의 두께 약 5,000Å를 유지하면서 절연막은 셀영역과 주변영역에 걸쳐서 경사부가 전혀 없는 거의 평탄한 형태를 이루게 된다.Referring to FIG. 5 (f), after removing the pillars, the second insulating film 210, for example, BPSG, is applied to the entire surface of the resultant at about 4,000 kPa and then heat treated at about 800 ° C. to ripple the coated second insulating film 210. Low Therefore, while maintaining the thickness of the insulating film required on the edge of the pattern 102 about 5,000Å, the insulating film has a substantially flat shape without any inclined portion over the cell region and the peripheral region.
본 발명에서 필라를 제거하기 위하여 CMP공정을 사용하지 않는 것이 바람직하다. 왜냐하면 필라를 최소화시키기 때문에 CMP 공정을 사용하게 되면 필라의 팁이 공정 중에 깨지거나 부스러기로 되어 절연막 표면에 마이크로 스크래치를 남길 우려가 있다. CMP 공정을 위해 필라를 크게 남기게 될 경우에는 CMP 공정 후 웨이퍼 전제적으로 절연막 두께의 불균형에 의한 불량이 발생할 우려가 있다.In the present invention, it is preferable not to use the CMP process to remove the pillar. Because the CMP process is minimized, the tip of the pillar may be broken or chipped during the process, leaving a micro scratch on the surface of the insulating film. When the pillar is largely left for the CMP process, there is a possibility that a defect may occur due to an imbalance in the thickness of the insulating film on the wafer after the CMP process.
따라서, 본 발명에서 CMP 공정을 사용하지 않고 기존 설비에서 널리 사용하고 있는 습식식각 도는 에치백 공정을 통해 손쉽게 필라를 제거하기 위하여 필라의 사이즈가 최소화가 되도록 포토레지스트 패턴을 설계하는 것이 바람직하다.Therefore, in the present invention, it is preferable to design a photoresist pattern such that the size of the pillar is minimized in order to easily remove the pillar through the wet etching or etch back process, which is widely used in existing facilities without using the CMP process.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that
이상, 설명한 바와 같이 본 발명에 따른 반도체 소자의 절연막 평탄화 공정에서 패턴 상부에서 패턴의 면적보다 더 넓은 면적의 절연막을 제거하여 주변에 남겨진 필라의 사이즈를 최소화하고 사이즈가 최소화된 필라를 습식식각공정으로 제거함으로써 패턴 상부와 주변부의 사이의 절대 단차를 줄이고 경사부의 경사각을 매우 완만하게 형성할 수 있다.As described above, in the insulating film planarization process of the semiconductor device according to the present invention, an insulating film having a larger area than the area of the pattern is removed from the upper part of the pattern to minimize the size of the remaining pillars and to minimize the size of the pillars into the wet etching process. By eliminating it, it is possible to reduce the absolute step between the upper part of the pattern and the peripheral part and to form the inclination angle of the inclined part very smoothly.
패턴 상부에서 패턴의 면적 보다 넓은 면적의 절연막을 제거함으로써 주변에 남겨진 필라의 사이즈를 최소화할 수 있으므로 단순한 습식식각공정의 도입이 가능하여 전체적인 공정의 단순화와 공정기간의 단축 및 공정비용의 절감효과를 얻을 수 있다.By removing the insulating film of the area larger than the area of the pattern from the upper part of the pattern, it is possible to minimize the size of the remaining pillars. Therefore, it is possible to introduce a simple wet etching process, which simplifies the overall process, shortens the process period, and reduces the process cost. You can get it.
Claims (19)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000045369A KR20020011814A (en) | 2000-08-04 | 2000-08-04 | Method for Planarization of Insulating Film in Semiconductor device |
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| KR1020000045369A KR20020011814A (en) | 2000-08-04 | 2000-08-04 | Method for Planarization of Insulating Film in Semiconductor device |
Publications (1)
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| KR20020011814A true KR20020011814A (en) | 2002-02-09 |
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ID=19681828
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| KR (1) | KR20020011814A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7008755B2 (en) | 2002-07-06 | 2006-03-07 | Samsung Electronics Co., Ltd. | Method for forming a planarized layer of a semiconductor device |
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2000
- 2000-08-04 KR KR1020000045369A patent/KR20020011814A/en not_active Application Discontinuation
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