JPH06177351A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH06177351A JPH06177351A JP32334192A JP32334192A JPH06177351A JP H06177351 A JPH06177351 A JP H06177351A JP 32334192 A JP32334192 A JP 32334192A JP 32334192 A JP32334192 A JP 32334192A JP H06177351 A JPH06177351 A JP H06177351A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にミリレンジ領域の大きな段差のある表面へ
の層間絶縁膜の形成およびその表面でのパターン形成に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to the formation of an interlayer insulating film on a surface having a large step in the millimeter range region and the pattern formation on the surface.
【０００２】[0002]
【従来の技術】近年、半導体装置の高集積化に伴い、回
路の微細化は進む一方であり、配線においても微細化お
よび多層化が急速に進められている。2. Description of the Related Art In recent years, with the high integration of semiconductor devices, miniaturization of circuits has been progressing, and miniaturization and multi-layering of wiring have been rapidly promoted.
【０００３】このような状況の中で、層間絶縁膜表面は
なめらかである必要がある。それは急峻な段差がある
と、その後の配線等のパターニングが困難となるためで
ある。そこで層間絶縁膜としてリンガラスなどを用い、
これを堆積したのち、熱工程によりリンガラスに流動性
をもたせ、表面を平坦化する方法が従来から用いられて
いる（リンガラスフロー）。Under such circumstances, the surface of the interlayer insulating film needs to be smooth. This is because if there is a steep step, it becomes difficult to pattern the wiring and the like thereafter. Therefore, using phosphorus glass or the like as the interlayer insulating film,
A method has been conventionally used in which phosphorus glass is made to have fluidity by a heat step after being deposited, and the surface is flattened (phosphorus glass flow).
【０００４】しかしながら、従来のリンガラスフロー法
を用いると、この層間絶縁膜上のリソグラフィ技術が極
めて困難となる。それは、例えば積層型ＤＲＡＭの場
合、図６に示すように、キャパシタとトランジスタ（素
子群１０２）とを形成した後、シリコン酸化膜と、ボロ
ンとリンを含むシリコン酸化膜１０３と、リンを含むシ
リコン酸化膜１０４とを堆積した後、リンを含む雰囲気
中で熱処理を行うことによりリフローを行って平坦化
し、表面の高濃度層をフッ化アンモニウムを用いたウェ
ットエッチング法によりエッチング除去することにより
層間絶縁膜を得るという方法がとられている。このよう
に、層間絶縁膜を形成してリンガラスフローにより平坦
化しても、メモリセル領域と非メモリセル領域とで大き
な段差が存在する。これはメモリセル領域には、非メモ
リセル領域には存在しないキャパシタが表面に突出して
形成されているためである。このような形状の基板表面
にレジストを堆積すると、段差の下部ではレジストの膜
厚が平坦部よりも厚くなるためリソグラフィの解像度が
低下し、微細なパターニングが困難となる。第２に段差
部下側の非メモリセル領域でも段差部から数十乃至数千
ミクロン離れるとレジストの膜厚も通常の膜厚になるた
め、段差部上のレジスト表面の高さと、段差下の表面の
高さとでは、大きな段差分のレベル差が生じてしまう。
従って、フォトリソグラフィの光の焦点をいずれかのレ
ジスト膜厚に合わせるともう一方には合わなくなり、焦
点がぼけて微細なパターニングを行うことが困難とな
る。However, when the conventional phosphorus glass flow method is used, the lithography technique on the interlayer insulating film becomes extremely difficult. In the case of a stacked DRAM, for example, as shown in FIG. 6, after forming a capacitor and a transistor (element group 102), a silicon oxide film, a silicon oxide film 103 containing boron and phosphorus, and a silicon containing phosphorus are formed. After depositing the oxide film 104, heat treatment is performed in an atmosphere containing phosphorus to perform reflow to planarize, and the high-concentration layer on the surface is removed by etching by a wet etching method using ammonium fluoride to form an interlayer insulating film. The method of obtaining a film is used. As described above, even if the interlayer insulating film is formed and planarized by the phosphorus glass flow, a large step exists between the memory cell region and the non-memory cell region. This is because a capacitor, which does not exist in the non-memory cell region, is formed in the memory cell region so as to protrude from the surface. When the resist is deposited on the surface of the substrate having such a shape, the film thickness of the resist becomes thicker in the lower part of the step than in the flat part, so that the resolution of lithography is lowered and it becomes difficult to perform fine patterning. Secondly, even in the non-memory cell region below the step portion, the resist film thickness becomes a normal film thickness if it is separated from the step portion by several tens to several thousands of microns. Therefore, the height of the resist surface above the step portion and the surface below the step portion There is a large level difference between the height and the height.
Therefore, if the light of photolithography is focused on one of the resist film thicknesses, it will not be focused on the other, and the focus will be out of focus, making it difficult to perform fine patterning.
【０００５】[0005]
【発明が解決しようとする課題】このように従来の方法
では、露光によるレジストパターン形成工程で表面に大
きな段差がある場合、段差下部でレジストの膜厚が大き
くなり、未露光部分ができてしまうことと、大きな段差
を持つ場合は段差部から離れるとレジスト表面にも大き
な段差分のレベル差を生じてしまい、光リソグラフィの
光の焦点がぼけてしまうこととの２つの理由により、十
分なパターン精度を得ることができないという問題があ
った。As described above, according to the conventional method, when there is a large step on the surface in the resist pattern forming step by exposure, the film thickness of the resist is increased below the step and an unexposed portion is formed. In addition, when there is a large level difference, when the distance from the level difference portion is increased, a level difference corresponding to the large level difference is also generated on the resist surface, and the focus of light in optical lithography is defocused. There was a problem that accuracy could not be obtained.
【０００６】本発明は、前記実情に鑑みてなされたもの
で、層間絶縁膜の平坦化をはかり、高精度の微細パター
ンを形成することのできる半導体装置の製造方法を提供
することを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of flattening an interlayer insulating film and forming a highly precise fine pattern. .
【０００７】[0007]
【課題を解決するための手段】そこで本発明では、段差
を有する基板表面に層間絶縁膜を形成するに際し、ＤＲ
ＡＭの非メモリセル領域のような段差のある表面に第１
の絶縁膜を形成するとともに、さらに段差の下部領域に
選択的にレベル合わせ用の第２の絶縁膜を形成するに際
し、第１の絶縁膜としてのＢＰＳＧ膜の形成後、第２の
絶縁膜としてのＢＰＳＧ膜の形成に先立ち、アニールを
行い、この後段差の下部領域のみレジストで被覆し、エ
ッチングを行い、第１の絶縁膜をエッチングストッパー
として下部領域にのみ第２の絶縁膜を残留せしめた後、
リフローを行うようにしている。 望ましくは、リフロ
ー工程に先立ち表面全体に第３の絶縁膜としてＰＳＧ膜
を形成し、リフローを行った後、表面をエッチングする
ようにする。Therefore, in the present invention, when forming an interlayer insulating film on the surface of a substrate having a step, DR
First on a stepped surface such as the AM non-memory cell region
In addition to forming the first insulating film, the second insulating film for level adjustment is selectively formed in the lower region of the step after forming the BPSG film as the first insulating film. Prior to the formation of the BPSG film, the anneal was performed, and then only the lower region of the step was covered with a resist and etched, and the second insulating film was left only in the lower region using the first insulating film as an etching stopper. rear,
I try to reflow. Desirably, a PSG film is formed as a third insulating film on the entire surface prior to the reflow step, the reflow is performed, and then the surface is etched.
【０００８】[0008]
【作用】上記方法によれば、第２の絶縁膜で段差下部を
埋め込むようにしているため、表面の平坦化をはかるこ
とができ、後続工程におけるフォトリソグラフィに際し
てもパターン精度の向上をはかることができる。ここで
は第１の絶縁膜を堆積後、アニールを行うことにより第
１の絶縁膜がアニールを行わない第２の絶縁膜よりもエ
ッチング速度が遅くなるようにしたのち、段差下部上の
みにレジストパターンを形成し、エッチングを行うこと
により、第１の絶縁膜上でエッチングが停止し、段差下
部が第２の絶縁膜で埋め込まれ、上部は第１の絶縁膜が
露呈した状態となり、ほぼ平坦となる。この状態で第３
の絶縁膜を形成し境界部を埋め平坦性を向上する。According to the above method, since the lower part of the step is filled with the second insulating film, the surface can be flattened and the pattern accuracy can be improved also in the photolithography in the subsequent process. it can. Here, after the first insulating film is deposited, annealing is performed so that the first insulating film has a lower etching rate than the second insulating film that is not annealed, and then the resist pattern is formed only on the lower portion of the step. By forming and etching, the etching is stopped on the first insulating film, the lower part of the step is filled with the second insulating film, and the upper part is exposed to the first insulating film, and is almost flat. Become. Third in this state
Is formed to fill the boundary and improve the flatness.
【０００９】ここで、第１の絶縁膜と第２の絶縁膜とが
いずれもＢＰＳＧ膜で形成されているため、熱処理工程
を経ても、歪の発生による剥離などのおそれもなく、長
期にわたって信頼性の高いものとなる。Here, since the first insulating film and the second insulating film are both formed of the BPSG film, there is no fear of peeling due to generation of strain even after the heat treatment process, and reliability is maintained for a long time. It will be highly responsive.
【００１０】また、第３の絶縁膜としてのＰＳＧ膜で表
面全体を覆いリフローを行うようにすれば、第２の絶縁
膜からリンがぬけ、表面のリン濃度が低下するのを抑
え、流動性を良好にし、より平坦な表面を得ることがで
きる。ここで第３の絶縁膜はリフロー後のエッチング工
程で、ほとんどエッチング除去される。Further, if the PSG film as the third insulating film is used to cover the entire surface for reflow, it is possible to prevent phosphorus from leaking from the second insulating film and reduce the phosphorus concentration on the surface, and to improve fluidity. Can be improved and a flatter surface can be obtained. Here, most of the third insulating film is removed by etching in the etching process after reflow.
【００１１】[0011]
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【００１２】ここでは、ビット線後作りタイプの積層型
のＤＲＡＭにおけるメモリ回路部と周辺回路部との間の
１μm 程度の大きな段差を平坦化するに際し、まず第１
の絶縁膜としてＢＰＳＧ膜４を形成した後、第２の絶縁
膜としてのＢＰＳＧ膜５の形成に先立ち、アニールを行
い、この後段差の下部領域のみレジスト６で被覆し、ア
ニールによって表面状態を変化させた第１の絶縁膜をエ
ッチングストッパーとしてエッチングを行い、下部領域
にのみ第２の絶縁膜４を残留せしめた後、表面全体に第
３の絶縁膜としてＰＳＧ膜７を形成し、リフローを行
い、表面の平坦化をはかるようにしたことを特徴とする
ものである。Here, in flattening a large step of about 1 μm between the memory circuit section and the peripheral circuit section in the bit line post-fabrication type stacked DRAM, first of all,
After forming the BPSG film 4 as the insulating film of 1., annealing is performed prior to the formation of the BPSG film 5 as the second insulating film, and then only the lower region of the step is covered with the resist 6, and the surface state is changed by the annealing. Etching is performed using the first insulating film thus made as an etching stopper to leave the second insulating film 4 only in the lower region, and then the PSG film 7 is formed as a third insulating film on the entire surface and reflow is performed. The feature is that the surface is flattened.
【００１３】このＤＲＡＭは、比抵抗５Ω・cm程度のｐ
型のシリコン基板１内に形成された素子分離絶縁膜２２
によって分離された活性化領域内に、ソ−ス・ドレイン
領域を構成するｎ- 型拡散層２６ａ，２６ｂと、これら
ソ−ス・ドレイン領域間にゲ−ト絶縁膜２４を介して形
成されたゲ−ト電極２５とによってＭＯＳＦＥＴを構成
すると共に、ストレージノードコンタクト２８を介して
このｎ- 型拡散層２６ｂにコンタクトするようにストレ
−ジノ−ド電極３０が形成され、上層のプレート電極３
２との間にキャパシタ絶縁膜３１を介在せしめることに
よりキャパシタを形成している。そしてさらに本発明の
方法によって平坦化された層間絶縁膜１００に形成され
たビット線コンタクト２３を介してビット線２４が形成
される。そしてゲ−ト電極２５はメモリアレイの一方向
に連続的に配列されてワ−ド線を構成する。This DRAM has a p with a specific resistance of about 5 Ω · cm.
Isolation insulating film 22 formed in the silicon substrate 1 of the mold
The n-type diffusion layers 26a and 26b forming the source / drain regions and the gate insulating film 24 are formed between the source / drain regions in the activated region separated by A MOSFET is formed by the gate electrode 25, and a storage node electrode 30 is formed so as to come into contact with the n--type diffusion layer 26b through the storage node contact 28, and the upper plate electrode 3 is formed.
A capacitor is formed by interposing a capacitor insulating film 31 between the capacitor and the capacitor 2. Then, the bit line 24 is further formed via the bit line contact 23 formed in the interlayer insulating film 100 flattened by the method of the present invention. The gate electrodes 25 are continuously arranged in one direction of the memory array to form word lines.
【００１４】次に、このＤＲＡＭの製造方法について図
面を参照しつつ説明する。Next, a method of manufacturing this DRAM will be described with reference to the drawings.
【００１５】まず、図１に示すように、比抵抗５Ω・cm
程度のｐ型のシリコン基板１の表面に、素子群２を形成
する。すなわち通常のＬＯＣＯＳ法により素子分離絶縁
膜２２およびパンチスルーストッパ用のｐ- 型拡散層
（図示せず）を形成した後、熱酸化法により膜厚１０nm
程度の酸化シリコン膜からなるゲート絶縁膜２４を形成
する。この後、ゲート電極材料としての多結晶シリコン
膜を全面に１５０nm程度堆積し、さらにこの上層にＬＰ
ＣＶＤ法により酸化シリコン膜等の絶縁膜を膜厚１００
〜３００nm程度堆積し、フォトリソ技術および異方性エ
ッチング技術を用いてゲート電極２５およびゲート上の
絶縁膜２７ｕを同時にパターニングする。なお、ここで
ゲート電極上の絶縁膜として、窒化シリコン膜あるいは
窒化シリコン膜と酸化シリコン膜の複合膜を用いても良
い。窒化シリコン膜は、酸化シリコン膜に比べ、コンタ
クト形成および配線形成時に行われる希ＨＦ溶液を用い
た処理に対し強い耐エッチング性をもつためゲート電極
とコンタクトの配線のショートの防止に対してより有効
となる。そして、このゲ−ト電極２５をマスクとしてＡ
ｓあるいはＰイオンをイオン注入し、ｎ- 型拡散層から
なるソ−ス・ドレイン領域２６ａ，２６ｂを形成し、ス
ィッチングトランジスタとしてのＭＯＳＦＥＴを形成す
る。この拡散層の深さは、例えば１５０nm程度とする。
この後、ゲート絶縁膜の耐圧を向上させるために必要で
あれば熱酸化を行い、さらにＣＶＤ法により、膜厚１０
０nm程度以下の酸化シリコン層あるいは窒化シリコン層
からなる絶縁膜を全面に堆積し、反応性イオンエッチン
グ法により、全面をエッチングし、ゲ−ト電極２５の側
面に自己整合的に側壁絶縁膜２７ｓを残置せしめる。側
壁絶縁膜２７ｓとしては、ゲート上絶縁膜と同様、窒化
シリコン膜を用いることにより、より耐圧の向上をはか
ることができる。この後、この側壁絶縁膜２７ｓおよび
上部絶縁膜２７ｕから露呈するｎ- 拡散層２６ａおよび
２６ｂ表面が露呈した状態で、全面に多結晶シリコン膜
を１００〜４００nm程度堆積し、これにリンまたはヒ素
をドーピングし、フォトリソグラフィと反応性イオンエ
ッチングによりパターン形成してストレージノード電極
３０を形成する。そしてＣＶＤ法により膜厚１０nm程度
の窒化シリコン膜を堆積した後９００℃程度の水蒸気雰
囲気中で３０分程度酸化し、酸化シリコン膜を形成し、
窒化シリコン膜と酸化シリコン膜との２層構造のキャパ
シタ絶縁膜３１を形成する。このときこの窒化シリコン
膜および酸化シリコン膜はビット線コンタクトを形成す
るｎ- 拡散層２６ａにも形成される。さらにこの上層に
多結晶シリコン膜を堆積し、ドーピングを行った後、フ
ォトリソグラフィー技術および反応性イオンエッチング
技術によりプレート電極３２をパターニングする。ここ
でプレート電極およびキャパシタ絶縁膜はｎ- 拡散層２
６ａまで覆うようにパターニングする。これは、プレー
ト電極およびキャパシタ絶縁膜をエッチングストッパー
として用いるためである。ここで基板表面はゲート電極
およびキャパシタの存在により表面が突出し、大きな段
差を形成している。この状態で本発明の平坦化を行う。First, as shown in FIG. 1, the specific resistance is 5 Ω · cm.
The element group 2 is formed on the surface of the p-type silicon substrate 1 to a certain extent. That is, after the element isolation insulating film 22 and the p-type diffusion layer (not shown) for the punch-through stopper are formed by the normal LOCOS method, the film thickness is 10 nm by the thermal oxidation method.
A gate insulating film 24 made of a silicon oxide film is formed. After that, a polycrystalline silicon film as a gate electrode material is deposited on the entire surface by about 150 nm, and LP is further formed on the upper layer.
An insulating film such as a silicon oxide film having a film thickness of 100 is formed by the CVD method.
About 300 nm is deposited, and the gate electrode 25 and the insulating film 27u on the gate are simultaneously patterned by using the photolithography technique and the anisotropic etching technique. Here, as the insulating film on the gate electrode, a silicon nitride film or a composite film of a silicon nitride film and a silicon oxide film may be used. The silicon nitride film is more effective than the silicon oxide film in preventing a short circuit between the gate electrode and the contact wiring because it has a strong etching resistance against the treatment using the dilute HF solution performed at the time of forming the contact and the wiring. Becomes Then, using the gate electrode 25 as a mask, A
Ions are implanted with s or P ions to form source / drain regions 26a and 26b made of n @-type diffusion layers, and MOSFETs as switching transistors are formed. The depth of this diffusion layer is, eg, about 150 nm.
Thereafter, if necessary in order to improve the breakdown voltage of the gate insulating film, thermal oxidation is performed, and a film thickness of 10 is formed by the CVD method.
An insulating film made of a silicon oxide layer or a silicon nitride layer having a thickness of about 0 nm or less is deposited on the entire surface, and the entire surface is etched by a reactive ion etching method to form a sidewall insulating film 27s on the side surface of the gate electrode 25 in a self-aligned manner. Let it remain. As the side wall insulating film 27s, a withstand voltage can be further improved by using a silicon nitride film as in the case of the gate insulating film. Then, with the surfaces of the n- diffusion layers 26a and 26b exposed from the sidewall insulating film 27s and the upper insulating film 27u exposed, a polycrystalline silicon film is deposited on the entire surface to a thickness of about 100 to 400 nm, and phosphorus or arsenic is deposited thereon. The storage node electrode 30 is formed by doping and patterning by photolithography and reactive ion etching. Then, a silicon nitride film having a thickness of about 10 nm is deposited by the CVD method, and then oxidized in a steam atmosphere at about 900 ° C. for about 30 minutes to form a silicon oxide film,
A capacitor insulating film 31 having a two-layer structure of a silicon nitride film and a silicon oxide film is formed. At this time, the silicon nitride film and the silicon oxide film are also formed on the n @-diffusion layer 26a forming the bit line contact. Further, a polycrystalline silicon film is deposited on this upper layer, and after doping, the plate electrode 32 is patterned by the photolithography technique and the reactive ion etching technique. Here, the plate electrode and the capacitor insulating film are n- diffusion layers 2
Patterning is performed so as to cover up to 6a. This is because the plate electrode and the capacitor insulating film are used as an etching stopper. Here, the surface of the substrate projects due to the presence of the gate electrode and the capacitor, forming a large step. In this state, flattening according to the present invention is performed.
【００１６】まずＣＶＤ法により表面に酸化シリコン膜
３を形成した後、第１の層間絶縁膜として膜厚７００nm
程度のＢＰＳＧ膜４を形成する。そして９００℃３０分
のアニール処理を行い、ＢＰＳＧ膜４の表面状態を変化
させる（図１）。First, a silicon oxide film 3 is formed on the surface by the CVD method, and then a film thickness of 700 nm is formed as a first interlayer insulating film.
The BPSG film 4 having a certain degree is formed. Then, an annealing treatment is performed at 900 ° C. for 30 minutes to change the surface state of the BPSG film 4 (FIG. 1).
【００１７】この後、図２に示すように、第２の層間絶
縁膜としてメモリセル部と周辺回路部との段差分と同程
度である膜厚１０００nmのＢＰＳＧ膜５を形成する。Thereafter, as shown in FIG. 2, a BPSG film 5 having a film thickness of 1000 nm, which is about the same as the level difference between the memory cell portion and the peripheral circuit portion, is formed as a second interlayer insulating film.
【００１８】そしてさらにこの上層にレジストを塗布し
周辺回路部のみに残るようにパターニングしレジストパ
ターン６を形成し、これをマスクとしてフッ化アンモニ
ウム溶液あるいはフッ酸溶液を用いたウェットエッチン
グあるいはドライエッチングによって、レジストパター
ン６から露呈するＢＰＳＧ膜を選択的に除去する（図
３）。この工程で第１の層間絶縁膜表面はアニール処理
によってエッチング速度が遅くなっているため、このエ
ッチングは第１の層間絶縁膜まで到達することなく、良
好に行われ、周辺回路部である段差の凹部のみが第２の
層間絶縁膜で埋め込まれる。Further, a resist is applied to the upper layer and patterned so as to remain only in the peripheral circuit portion to form a resist pattern 6, which is used as a mask for wet etching or dry etching using an ammonium fluoride solution or a hydrofluoric acid solution. The BPSG film exposed from the resist pattern 6 is selectively removed (FIG. 3). In this step, since the etching rate of the surface of the first interlayer insulating film is slowed by the annealing treatment, this etching is performed well without reaching the first interlayer insulating film, and the step of the peripheral circuit part Only the recess is filled with the second interlayer insulating film.
【００１９】そしてレジストパターン６を除去し、図４
に示すように膜厚３００nm程度のＰＳＧ膜７を堆積す
る。Then, the resist pattern 6 is removed, and FIG.
A PSG film 7 having a film thickness of about 300 nm is deposited as shown in FIG.
【００２０】さらに図５に示すように、リンを含んだ雰
囲気中で９００℃６０分の熱処理を行うことによりリフ
ローを行い平坦化を行った後、最後にフッ化アンモニウ
ム溶液あるいはフッ酸溶液を用いたウェットエッチング
により表面のリンを含んだ酸化膜（ＰＳＧ膜）７をエッ
チング除去し、平坦化された層間絶縁膜を形成する。こ
のようにして形成された層間絶縁膜は、第２の絶縁膜で
段差下部を埋め込むようにしているため、極めて良好に
平坦化されており、また第１の層間絶縁膜と第２の層間
絶縁膜とがいずれもＢＰＳＧ膜のみで形成されているた
め、熱処理を経ても歪の発生がなく、剥離のおそれもな
く、極めて信頼性の高いものとなる。また、後続工程に
おけるフォトリソグラフィに際してもパターン精度の向
上をはかることができる。Further, as shown in FIG. 5, after performing reflow by performing heat treatment at 900 ° C. for 60 minutes in an atmosphere containing phosphorus, finally, an ammonium fluoride solution or a hydrofluoric acid solution is used. By wet etching, the oxide film (PSG film) 7 containing phosphorus on the surface is removed by etching to form a flattened interlayer insulating film. The interlayer insulating film formed in this manner is extremely well planarized because the lower part of the step is filled with the second insulating film, and the first interlayer insulating film and the second interlayer insulating film are formed. Since both the film and the film are formed of only the BPSG film, no distortion occurs even after heat treatment, there is no fear of peeling, and the film becomes extremely reliable. Further, the pattern accuracy can be improved also in the photolithography in the subsequent process.
【００２１】さらに第１の層間絶縁膜４を堆積後、アニ
ールを行うことにより第１の層間絶縁膜４がアニールを
行わない第２の層間絶縁膜５よりもエッチング速度が遅
くなるようにしたのち、段差下部上のみにレジストパタ
ーン６を形成し、エッチングを行うことにより、第１の
層間絶縁膜上でエッチングが停止し、段差下部が第２の
層間絶縁膜で埋め込まれ、上部は第１の層間絶縁膜が露
呈した状態となり、ほぼ平坦となる。この状態で第３の
絶縁膜を形成し第２の層間絶縁膜表面をリンリッチな状
態で覆った後リフローを行い、リンの放出を防ぎ、良好
に流動化させ、この後最後に、表面のＰＳＧ膜をエッチ
ング除去するようにしているため、極めて良好に平坦化
される。なおリフロー後のエッチングにより層間絶縁膜
が薄くなり過ぎ耐圧が不十分となるおそれがある場合
は、エッチング後にＢＰＳＧ膜を追加堆積するようにす
ればよい。Further, after the first interlayer insulating film 4 is deposited, the first interlayer insulating film 4 is annealed so that the etching rate becomes slower than that of the second interlayer insulating film 5 which is not annealed. By forming the resist pattern 6 only on the lower part of the step and performing etching, the etching is stopped on the first interlayer insulating film, the lower part of the step is filled with the second interlayer insulating film, and the upper part is formed by the first interlayer insulating film. The interlayer insulating film is exposed and becomes almost flat. In this state, the third insulating film is formed, and the surface of the second interlayer insulating film is covered in a phosphorus-rich state, and then reflow is performed to prevent the release of phosphorus and to make it fluidize well. Since the film is removed by etching, it is extremely well planarized. If there is a concern that the interlayer insulating film becomes too thin due to etching after the reflow and the breakdown voltage may become insufficient, the BPSG film may be additionally deposited after the etching.
【００２２】なお、前記実施例では、基板としてシリコ
ン基板を用いたが、ゲルマニウム、ガリウムヒ素等の化
合物半導体、あるいはこれらの表面にエピタキシャル成
長層を形成したものなどを用いても良いことはいうまで
もない。Although a silicon substrate is used as the substrate in the above embodiments, it goes without saying that a compound semiconductor such as germanium or gallium arsenide, or those having an epitaxial growth layer formed on the surface thereof may be used. Absent.
【００２３】[0023]
【発明の効果】以上説明してきたように、本発明によれ
ば、大きな段差のある基板表面においても、高精度のパ
ターン形成を行うことが可能となる。As described above, according to the present invention, it is possible to form a highly accurate pattern even on a substrate surface having a large step.
【図１】本発明実施例の半導体装置の製造工程図FIG. 1 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention.
【図２】本発明実施例の半導体装置の製造工程図FIG. 2 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention.
【図３】本発明実施例の半導体装置の製造工程図FIG. 3 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention.
【図４】本発明実施例の半導体装置の製造工程図FIG. 4 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention.
【図５】本発明実施例の半導体装置の製造工程図FIG. 5 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention.
【図６】従来例の半導体装置を示す図FIG. 6 is a diagram showing a conventional semiconductor device.
１ シリコン基板 ２ 素子群 ３ 酸化シリコン膜 ４ 第１のＢＰＳＧ膜 ５ 第２のＢＰＳＧ膜 ６ フォトレジスト ７ ＰＳＧ膜 ３２ プレート電極 ２２ 素子分離絶縁膜 ２３ ビット線コンタクト ２４ ゲート絶縁膜 ２５ ゲート電極 ２６ａ，２６ｂ ｎ- 型拡散層 ２７ 層間絶縁膜 ２８ ストレージノードコンタクト ３０ ストレ−ジノ−ド電極 ３１ キャパシタ絶縁膜 ３２ プレート電極 1 Silicon Substrate 2 Element Group 3 Silicon Oxide Film 4 First BPSG Film 5 Second BPSG Film 6 Photoresist 7 PSG Film 32 Plate Electrode 22 Element Isolation Insulation Film 23 Bit Line Contact 24 Gate Insulation Film 25 Gate Electrodes 26a, 26b n- type diffusion layer 27 interlayer insulating film 28 storage node contact 30 storage node electrode 31 capacitor insulating film 32 plate electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/31 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display location H01L 21/31
Claims (2)
膜を形成するに際し、 前記半導体基板表面全体に第１の層間絶縁膜としてＢＰ
ＳＧ膜を形成する第１の層間絶縁膜形成工程と、 前記第１の層間絶縁膜に対しアニール処理を行うアニー
ル工程と、 前記第１の層間絶縁膜上に第２の層間絶縁膜としてＢＰ
ＳＧ膜を形成する第２の層間絶縁膜形成工程と、 前記第１の層間絶縁膜をエッチングストッパーとして前
記第２の層間絶縁膜をパターニングし段差の下部領域に
選択的にレベル合わせ用の第２の層間絶縁膜を残留せし
めるエッチング工程とこれら第１および第２の層間絶縁
膜を流動化し得る温度に加熱し表面の平坦化を行う表面
平坦化工程とを含むことを特徴とする半導体装置の製造
方法。1. When forming an interlayer insulating film on a surface of a semiconductor substrate having a step, a BP is formed as a first interlayer insulating film on the entire surface of the semiconductor substrate.
A first interlayer insulating film forming step of forming an SG film, an annealing step of performing an annealing treatment on the first interlayer insulating film, and a BP as a second interlayer insulating film on the first interlayer insulating film.
A second interlayer insulating film forming step of forming an SG film, and a second interlayer insulating film patterning using the first interlayer insulating film as an etching stopper to selectively adjust a level to a lower region of the step. And a surface planarization step of flattening the surface by heating the first and second interlayer insulation films to a temperature at which they can be fluidized. Method.
と同程度であることを特徴とする請求項１記載の半導体
装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the film thickness of the second interlayer insulating film is approximately the same as the step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32334192A JPH06177351A (en) | 1992-12-02 | 1992-12-02 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32334192A JPH06177351A (en) | 1992-12-02 | 1992-12-02 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177351A true JPH06177351A (en) | 1994-06-24 |
Family
ID=18153722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32334192A Pending JPH06177351A (en) | 1992-12-02 | 1992-12-02 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177351A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003635A (en) * | 1995-06-30 | 1997-01-28 | 김주용 | Semiconductor device manufacturing method |
| JPH09153488A (en) * | 1995-09-02 | 1997-06-10 | Lg Semicon Co Ltd | Insulation film structure of semiconductor element and its flattening method |
| KR20020011814A (en) * | 2000-08-04 | 2002-02-09 | 윤종용 | Method for Planarization of Insulating Film in Semiconductor device |
| KR100445707B1 (en) * | 2002-07-06 | 2004-08-21 | 삼성전자주식회사 | Method for forming flatness layer in semiconductor device |
| CN102969336A (en) * | 2011-08-31 | 2013-03-13 | 株式会社东芝 | Semiconductor wafer and laminate structure including the same |
-
1992
- 1992-12-02 JP JP32334192A patent/JPH06177351A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003635A (en) * | 1995-06-30 | 1997-01-28 | 김주용 | Semiconductor device manufacturing method |
| JPH09153488A (en) * | 1995-09-02 | 1997-06-10 | Lg Semicon Co Ltd | Insulation film structure of semiconductor element and its flattening method |
| KR20020011814A (en) * | 2000-08-04 | 2002-02-09 | 윤종용 | Method for Planarization of Insulating Film in Semiconductor device |
| KR100445707B1 (en) * | 2002-07-06 | 2004-08-21 | 삼성전자주식회사 | Method for forming flatness layer in semiconductor device |
| CN102969336A (en) * | 2011-08-31 | 2013-03-13 | 株式会社东芝 | Semiconductor wafer and laminate structure including the same |
| CN102969336B (en) * | 2011-08-31 | 2015-05-20 | 株式会社东芝 | Semiconductor wafer and laminate structure including the same |
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