JPH027544A - Process of matching and manufacture of column - Google Patents

Process of matching and manufacture of column

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JPH027544A
JPH027544A JP1045000A JP4500089A JPH027544A JP H027544 A JPH027544 A JP H027544A JP 1045000 A JP1045000 A JP 1045000A JP 4500089 A JP4500089 A JP 4500089A JP H027544 A JPH027544 A JP H027544A
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layer
pattern
layers
pole
barrier
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JP1045000A
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Jeffrey E Brighton
ジェフレイ　イー．ブライトン
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Texas Instruments Inc
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Texas Instruments Inc
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Abstract

PURPOSE: To manufacture a pole through cut-down processes, without both the pole pattern and a lead-wire pattern distorting and affecting each other in their layout, by performing the formation and registration of patterns in first and pole layers present on a substrate to deposit an insulation layer and expose the pole portion, and by depositing a second layer thereon and forming patterns to connect the first and second layers by the pole layer. CONSTITUTION: Interposing metallic layers 16, 20 respectively between barrier layers 14, 18 and between barrier layers 18, 22 which are laminated in numerical order on an insulation layer 12, a conductive layer 26 is formed by the barrier layer 14 and metallic layer 16, and a conductive pole layer 28 is formed by the barrier layer 18 and metallic layer 20. Then, after performing a series of etchings by photoresists 30, 32, a lead-wire pattern is shifted to the conductive pole layer 28 to form a pole pattern on the barrier layer 22. Shifting respectively the pole and lead-wire patterns to the metallic layers 20, 16, the exposed portions of the barrier layers 14, 18, 22 are removed subsequently to deposit an insulation substance layer 34 and photoresist- like substance layer 36 thereon. Next, exposing the portion of the layer 20 to the outside in an etch-back processing, a conductive layer 42 including both a barrier layer 44 and metallic layer 46 is deposited on a surface 40.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半々（４装冒の製造に関連する。更に具体的に
言えば本発明は、絶縁層により分離される金属ＦｆＪ聞
における、柱状の相ｎ接続線の形成に関連する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to the production of 50/50 (four-half charge). Relates to the formation of n-connection lines.

従来の技術及び問題点 半導体装；６の製造においてしばしば、水平に分離され
た二つの金属層間の所定の位置に、電気的な相互接続線
を形成することは必要である。この様な電気的な相互接
続線を形成する一つの技術に、「バイア」工程がある。BACKGROUND OF THE INVENTION In the manufacture of semiconductor devices, it is often necessary to form electrical interconnect lines at predetermined locations between two horizontally separated metal layers. One technique for forming such electrical interconnect lines is the "via" process.

バイア工程では単に、分離した二つの層の間にある絶縁
物に、エツチングをして孔を設置）る。二つの金属層の
うち上の層が被着されるとき、それは孔を介して下の層
と接触する。The via process simply involves etching holes into the insulator between two separate layers. When the upper of the two metal layers is deposited, it contacts the lower layer through the holes.

または、その様な電気的な相互接続線は、柱によって形
成され得る。柱は導電性で垂直に伸び、垂直に分離され
た二つの層のうち下の層上に形成され、また上の層へと
伸びる。柱は追加工程により形成可能であり、この場合
柱は望ましい位置で、下の導電性の層に加えられる。ま
たは社は削減工程により形成されても良く、この場合柱
と下の導電性の層の両方が、厚い導電性のシートから形
成される。この導電性のシートには、複数の個別の導電
性の層があっても良い。Alternatively, such electrical interconnection lines may be formed by posts. The pillars are conductive, vertically extending, formed on the lower of two vertically separated layers, and extend to the upper layer. The pillars can be formed in an additional step, where the pillars are added to the underlying conductive layer at the desired location. Alternatively, the column may be formed by a reduction process, in which both the pillar and the underlying conductive layer are formed from a thick conductive sheet. The electrically conductive sheet may have multiple individual electrically conductive layers.

削減工程による柱の形成の一例が、本発明の数受入に譲
渡された、米国特許出願通し番号釦１２３．７５４号（
１９８７年１１月２３日出願）で説明されており、ここ
では参照として取り入れられる。この工程では柱と、垂
直に分離された二つの金属層のうち下の層に定められた
パターンの両方は、コンタクトのような共通の特性によ
り個別に整合される。結果として柱とパターンは、お互
い垂直に整合する。しかしながら、この整合工程ににす
、製造能力に問題が生じる。An example of forming pillars by a reduction process is disclosed in U.S. Patent Application Ser.
(filed November 23, 1987), which is incorporated herein by reference. In this process both the pillars and the pattern defined in the lower of the two vertically separated metal layers are individually aligned by common features such as contacts. As a result, the columns and patterns are aligned perpendicularly to each other. However, this alignment process poses a manufacturing capability problem.

詳しく言うと第一の整合段階では、共通の特性により柱
のパターンが垂直に整合される。半導体製造の実際的な
Ｉ′ＩＱ連により、社のパターンは共通の特性と、正確
には整合しないであろうが、共通の特性の所定の横方向
の間隔内に止まる。この間隔は写真印刷と、その他の製
造上の１１限により定められる許容範囲を表す。例えば
、この許容範囲が１１７２ミクロンであるならば、最悪
の場合柱は共通の特性から、最高１７２ミクロンまで横
方向に歪められるでろう。Specifically, in the first alignment step, the pattern of columns is vertically aligned due to their common characteristics. Due to the practical I'IQ nature of semiconductor manufacturing, the pattern will not match the common features exactly, but will remain within a predetermined lateral spacing of the common features. This spacing represents a tolerance defined by photographic printing and eleven other manufacturing limitations. For example, if this tolerance is 1172 microns, then in the worst case the column will be laterally distorted by up to 172 microns from the common feature.

第二の整合段階では、下の導電性の層に形成されたリー
ド線パターンが、共通の特性により整合される。ここで
もまた、リード線パターンは、製造許容範囲の最悪の間
隔の場合、共通の特性ににる垂直の整合Ｊ：す、横方向
に歪められるであろう。In a second matching step, the lead patterns formed in the underlying conductive layer are matched by common characteristics. Again, the lead pattern will be laterally distorted due to the common characteristic of vertical alignment at the worst spacing within manufacturing tolerances.

これらの二つの整合段階が組み合わされると、製造の許
容範囲は二倍になる。例えば社のパターンは、共通の特
性から右側に１／２ミクロン横方向に歪められる゛であ
ろう。一方リード線パターンは、共通の特性から左側へ
１／２ミクロン横方向に歪められるであろう。許容範囲
が１／２ミクロンづつであれば、柱とリード線パターン
は、お互いに１ミクロン歪められるであろう。When these two alignment steps are combined, the manufacturing tolerances are doubled. For example, the pattern of the pattern will be laterally distorted by 1/2 micron to the right due to common characteristics. The lead pattern, on the other hand, will be laterally distorted by 1/2 micron to the left from the common feature. If the tolerance is 1/2 micron increments, the post and lead patterns will be distorted from each other by 1 micron.

二（８となった許容範囲の問題の解決策の一つに、この
最悪の場合の二倍に歪められた影響を埋め合わせるよう
に、柱とリード線の寸法を取ることが挙げられる。たと
え上　１７２ミクロン・レイアウト・ルールを利用して
も、半導体装置は製造されるが、前述の例に対してこの
埋め合わせは、１１ミクロン・レイアウト・ルールを利
用するのに相当する。しかしながら、このようなＩＲ決
方法では望ましくないことに、製造される半導体装置の
密度が減少する。One solution to the tolerance problem of 2 (8) is to dimension the columns and leads to compensate for this worst-case twice the distorting effect. Although semiconductor devices can still be manufactured using the 172 micron layout rule, this compensation for the previous example is equivalent to using the 11 micron layout rule. This method undesirably reduces the density of the semiconductor devices produced.

従って、レイアウトに前述の二倍の許容範囲の影響が及
ぶことなく、柱を製造する工程が必要である。Therefore, a process is needed to manufacture the columns without the layout being affected by the aforementioned double tolerance.

問題貞を解決する１＝めの手段及び作用従って本発明の
利点の一つとして、１１の形成に改良された削減工程が
提供される。One of the advantages of the present invention is therefore that an improved reduction process for the formation of 11 is provided.

本発明のもう一つの利点として、改良された柱の形成工
程が提供さることにより、半導体特性との整合が一回の
み起こる。Another advantage of the present invention is that it provides an improved pillar formation process so that matching to semiconductor properties occurs only once.

本発明の前述及び他の利点は、中間の絶縁層を介して金
属層を相互接続−４る工程による、一つの形態において
実施される。この工程は、整合構造を持つ基板により開
始される。次に基板上に、電気的に導電性の物質から成
る、第一及び柱の層が形成される。第一の層のパターン
が第一の層に形成され、また社のパターンが社の層に形
成される。The foregoing and other advantages of the present invention are implemented in one form by interconnecting metal layers through intermediate insulating layers. The process begins with a substrate with matching structures. First and post layers of electrically conductive material are then formed on the substrate. A first layer pattern is formed on the first layer, and a shrine pattern is formed on the shrine layer.

第一の層は整合構造で整合され、また柱のパターンは第
一の層のパターンで整合される。次に絶縁層が第一及び
柱層上に被着され、絶縁層のいくらかの部分が取り除か
れ、柱層の小さい部分が露出される。The first layer is aligned with the alignment structure, and the pattern of pillars is aligned with the pattern of the first layer. An insulating layer is then deposited over the first and pillar layers and some portion of the insulating layer is removed to expose a small portion of the pillar layer.

最後に、導電性の物質から成る第二の層が、絶縁層及び
柱層上に被着される。Ｓ電性の物質の第二の層は、第二
の層のパターンを形成し、よって柱層は第一及び第二の
層を接続する。Finally, a second layer of electrically conductive material is deposited on the insulating layer and the pillar layer. The second layer of S-conductive material forms the pattern of the second layer, such that the pillar layer connects the first and second layers.

本発明が更にｍ　＜　ｌ’ＩＩ　Ｍされるように、図面
と共に以下の実施例を参照されたい。図面の同様な部分
には、同じ参照省号が用いられる。BRIEF DESCRIPTION OF THE DRAWINGS In order that the invention may be further understood, reference is made to the following examples in conjunction with the drawings. The same reference numbers are used for similar parts of the drawings.

実施例 第１Ａ図乃至第７図は、導電性の柱の様々な製造段階に
置ける半導体装置１０を示し、このＪＲ電性の柱は装ｆ
ｆ１１０において、金Ｂ層を相互接続する。第１Ａ乃至
７図は半導体装置全体ではなく、ただ−本の柱を示す。Embodiment Figures 1A through 7 show a semiconductor device 10 at various stages of manufacturing a conductive pillar, which is a JR conductive pillar with a device f.
At f110, interconnect the gold B layers. Figures 1A to 7 do not show the entire semiconductor device, but only one pillar.

実質的にここで説明されるように！！還されるこの様な
社が、半導体装置全体に多数台まれても良いことは、当
ｉ者にとっては明白であろう。第１Ａ乃至４図は、装置
１２１０のこの単一の柱の部分の、第１Ｃ図の線Ａ−Ａ
による側面断面図を示す。同様に第１Ｂ−４Ｂ図は、第
１Ｃ図の線Ｂ−８による側面断面図を示し、また第１Ｇ
−４Ｃ図は、装置１０のこの単一の柱の部分の平面図を
示す。第１Ａ乃至７図の全ては装置１０の共通な点を示
す。結果として、第１Ａ乃至７図に示される断面図の各
々は、第１Ａ乃至７図のもう一つの断面図により示され
る面に垂直な面を示す。Virtually as explained here! ! It will be obvious to those skilled in the art that a large number of such companies may be included in the entire semiconductor device. 1A-4 illustrate the line A--A of FIG. 1C of this single column portion of the device 1210.
A side cross-sectional view is shown. Similarly, FIG. 1B-4B shows a side cross-sectional view taken along line B-8 of FIG.
Figure -4C shows a plan view of this single column portion of the device 10. 1A-7 all illustrate common features of the device 10. FIG. As a result, each of the cross-sectional views shown in FIGS. 1A-7 represents a plane perpendicular to the plane shown by another cross-sectional view of FIGS. 1A-7.

第１Δ−１Ｃ図は、本発明の最初のｙ　造段階を示す。Figure 1Δ-1C shows the first y construction step of the invention.

第１Ａ−ＩＣ図において、装置１０は絶縁層１２を含む
。絶縁層１２は、装置１０上の様々な半導体特性（図示
せず）の、いづれの上にあっても良い。比較的に薄いバ
リヤ層１４は層１２に重な゛す、比較的に厚い金属層１
６はバリヤ層１４にΦなり、比較的に幼いバリヤ層１８
は層１６にｍなり、比較的に厚い金１１層２０は層１８
に重なり、また比較的に薄いバリヤ層２２は層２０に重
なる。好ましい実ＸＪｊ　Ｉ様では、各バリヤ層１４．
１８、及び２２は、同じ物質から成る。この物質は装置
１０のＩｙＪ造において、後続する段階でエッチ・スト
ップとして働くように選ばれる。更にこの物質は、不純
物が金属１１ｉＪ１６及び２０から、絶縁層１２を介し
て装置１０の他の特性へと、下に移るのを効采的に阻止
するよう選ばれる。従って好ましい実施態様では、層１
４．１８、及び２２の各々はＴｉ：Ｗ層であり、これら
は従来の方法にＪ、す、約２．３００オンゲストＤ−ム
の厚さに被着される。In FIG. 1A-IC, device 10 includes an insulating layer 12. In FIG. Insulating layer 12 may overlie any of various semiconductor features (not shown) on device 10. A relatively thin barrier layer 14 overlies layer 12 and a relatively thick metal layer 1.
6 becomes Φ in the barrier layer 14, and the barrier layer 18 is relatively young.
becomes layer 16, and the relatively thick gold layer 20 becomes layer 18.
and a relatively thin barrier layer 22 overlies layer 20 . In the preferred embodiment XJj I, each barrier layer 14.
18 and 22 are made of the same material. This material is selected to act as an etch stop in subsequent steps in the IyJ fabrication of device 10. Additionally, the material is selected to effectively prevent impurities from migrating down from the metals 11iJ 16 and 20 through the insulating layer 12 and into other features of the device 10. Therefore, in a preferred embodiment, layer 1
4.18, and 22 are each Ti:W layers that are deposited by conventional methods to a thickness of about 2.300 nm.

金属層１６及び２０は、半導体装置の’ＦＪ造で従来用
いられる導電性の物質である。好ましい実施態様では層
１６と１８に、銅がドーピングされたアルミニウム物質
を利用する。更に好ましい実施Ｂ様では、層１６及び１
８は約０．５乃至１．０ミクＯンの厚さに被着される。Metal layers 16 and 20 are conductive materials conventionally used in FJ construction of semiconductor devices. In a preferred embodiment, layers 16 and 18 utilize copper-doped aluminum material. In a more preferred implementation B, layers 16 and 1
8 is deposited to a thickness of about 0.5 to 1.0 micron.

本発明では、バリヤＷＪ１４及び金属層１６が、共にド
の導電性の層２６を形成する。加えてバリｔフ１Ｆｉ１
８は金属層２０と共に、￥＃導電性柱の層２８を形成す
る。In the present invention, barrier WJ 14 and metal layer 16 together form a conductive layer 26 . In addition, Bali tfu 1Fi1
8 forms a layer 28 of conductive columns together with the metal layer 20.

装置１０はコンタクト２４を含む。コンタクト２４は、
装置１０で絶縁層１２を介する孔であり、この孔はタン
グステンのような耐火性の金属で満たされている。図示
されるように、この対火性金属は、層１４乃至２２の被
着に先立ち、絶縁層１２の表面まで平坦化される。また
はコンタクト２４は、従来の傾斜するコンタクト（図示
されず）から成っても良い。コンタクト２４の−・端（
図示されず）は、半導体物質と接触づるので、半々体物
質と重なり合う金属層の間が、電気的に接続する。コン
タクト２４の他方の端は、絶縁層１２を突き抜けて、絶
縁ｌ！１１１２とバリヤ層１４の境目まで達する。Device 10 includes contacts 24 . The contact 24 is
The device 10 is a hole through an insulating layer 12, which hole is filled with a refractory metal such as tungsten. As shown, the refractory metal is planarized to the surface of insulating layer 12 prior to the deposition of layers 14-22. Alternatively, contacts 24 may comprise conventional angled contacts (not shown). - end of contact 24 (
(not shown) is in contact with the semiconductor material so that there is an electrical connection between the half-half material and the overlapping metal layer. The other end of contact 24 penetrates insulating layer 12 to provide insulation l! 1112 and the barrier layer 14.

コンタクト２４は整合構造を示し、下の導電性の１１２
６に形成されたパターンはこれを参照する。Contact 24 exhibits a matching structure, with underlying conductive 112
The pattern formed in 6 refers to this.

しかしながら本発明の目的のために、この整合構造はコ
ンタクトである必要はなく、装置１０に前もって形成さ
れた、上にある金属層を整合するいかなる特性であって
も良い。However, for purposes of the present invention, this alignment structure need not be a contact, but may be any feature previously formed in device 10 that aligns an overlying metal layer.

第２Ａ乃至２０図は、第１Ａ乃至１０図に示される構造
が、様々な工程段階を経た後にお【」る、本発明の製造
段階を占めず。更に第２Ａ、２Ｂ。Figures 2A-20 do not represent the manufacturing stages of the present invention, which occur after the structures shown in Figures 1A-10 have undergone various process steps. Furthermore, 2nd A and 2B.

及び２０図は、それぞれ第１Ａ１１Ｂ、及び１０図で示
されたのと同じ断面図を示す。まずポジティブ・フォト
レジスト３０を、バリヤ層２２の部分を覆うように設け
ることにより、リード線パターンが定められる。リード
線パターンは、コンタクト２４で垂直に整合される。言
い換えると、リード線パターンが後続する工程で垂直に
下に移されるとぎ、リード線パターンはコンタクト２４
を直接覆う。加えてフォトレジスト３０は、幅（第２Δ
図参照）及び長さ（第２Ｂ図参照）の両方に、十分大き
く４払が取られるので、製造許容範囲内のフォトレジス
ト３０の、最悪の横方向の歪みにより、コンタクト２４
のいかなる部分も、フォトレジスト３０で定められたリ
ード線パターンと、垂直に整合しなくなることはない。Figures 1A11B and 20 show the same cross-sectional views as shown in Figures 1A11B and 10, respectively. A lead pattern is first defined by applying a positive photoresist 30 over a portion of barrier layer 22 . The lead pattern is vertically aligned with contacts 24. In other words, when the lead pattern is moved vertically down in a subsequent process, the lead pattern will be removed from the contact 24.
Cover directly. In addition, the photoresist 30 has a width (second Δ
) and length (see FIG. 2B) are taken sufficiently large that the worst lateral distortion of photoresist 30 within manufacturing tolerances will cause contact 24
No portion of the photoresist 30 will be out of vertical alignment with the lead pattern defined in the photoresist 30.

次にエツチング段階では、フォトレジスト３゜で定めら
れたリード線パターンに従い、バリヤ層２２の部分が取
り除かれる。好ましい実施態様では、反応性イオン・エ
ツチングが用いられ、はぼまっすぐで垂直な壁が、バリ
ヤ層２２に形成される。反応イオン性エツチング工程で
は、乾性のフッ素剤が用いられる。乾性のフッ素剤は、
層２゜を形成する銅のドーピングされたアルミニウムを
エツチングするよりかなり早い割合で、Ｔｉ：Ｗをエツ
チングする。結果どして１１２０は、層２２のエツチン
グのエッチ・ストップとして働く。Next, in an etching step, portions of barrier layer 22 are removed following the lead pattern defined by the photoresist 3°. In a preferred embodiment, reactive ion etching is used to form nearly straight, vertical walls in barrier layer 22. A dry fluorine agent is used in the reactive ionic etching process. Dry fluoride agents are
The Ti:W is etched at a much faster rate than the copper doped aluminum forming layer 2°. As a result, 1120 acts as an etch stop for the etching of layer 22.

層２２のエツチングの後、もう−〇のエツチング段階に
より、リード線パターンが金属層２ｏへと下に移される
。好ましい実施態様では反応性イオン・エツチングが用
いられ、よってほぼまっ寸ぐな垂直の壁が形成される。After etching layer 22, another etching step transfers the lead pattern down to metal layer 2o. A preferred embodiment uses reactive ion etching, thus creating substantially straight vertical walls.

このエツチング段階では乾性の塩素剤が用いられ、にっ
てバリ１フ層１８がエッチ・ストップとして働く。A dry chlorine agent is used during this etching step, and the burr layer 18 then acts as an etch stop.

次に後続するエツチング段階では、反応性イオン・エツ
チングが用いられ、リード線パターンをＦ１１８へと下
に移する。このエツチング段階では乾性のフッ素剤が用
いられ、よって金属層１６がエッチ・ストップとして働
く。従って、前述の三つのエツチング段階の結果として
、フォトレジスト３０により定められたリード線パター
ンは、柱の層２８へと下に移される。更に￥Ｊ造の本段
階において、フォトレジスト３０と金属層１６のみが、
垂直方向（第２Ｃ図参照）に露出される。In the next subsequent etch step, reactive ion etching is used to transfer the lead pattern down to F118. A dry fluorine agent is used during this etching step, so that metal layer 16 acts as an etch stop. Thus, as a result of the three etching steps described above, the lead pattern defined by photoresist 30 is transferred down to the pillar layer 28. Furthermore, at this stage of J construction, only the photoresist 30 and the metal layer 16 are
It is exposed vertically (see Figure 2C).

第３Ａ乃至３０図は、後続する工程段階後の装置１０を
示ず。第３Δ、３Ｂ、及び３Ｃ図はそれぞれ、第２Ａ、
２Ｂ、及び２Ｃ図で示されたのと同じ断面図を示ず。従
って、フォトレジスト３０（第２Ａ乃至２０図を参照）
は、装置１０から剥がされ、第二のフォトレジスト３２
が設けられる。3A-30 do not show the apparatus 10 after subsequent process steps. Figures 3Δ, 3B, and 3C are 2A, 3B, and 3C, respectively.
The same cross-sectional views shown in Figures 2B and 2C are not shown. Therefore, the photoresist 30 (see FIGS. 2A-20)
is stripped from the device 10 and the second photoresist 32 is removed.
will be provided.

フォトレジスト３２は、前述のように社の層２８に前も
って移されたリード線パターンで、垂直に整合される。Photoresist 32 is vertically aligned with the lead pattern previously transferred to layer 28 as described above.

よってフォトレジスト３２のコンタクト２４によるいか
なる整合も、重要ではなく、全くの偶然によるしのであ
る。更に第３Ａ乃至３Ｃ図に示されるＪ：うに、フォト
レジスト３２は金属層２０の幅以上に延びてそれに重な
る。この重なりの程度により、金属）３２０に形成され
たリード線パターンに関して、製造許容範囲内でフォト
レジスト３２の横方向の歪みが生じるので、フォトレジ
スト３２の部分が、金属Ｆ４２０の幅全体を覆うことが
保証される。この重なりでは、製造許容範囲の一つだけ
が説明されれば良い。Any alignment of photoresist 32 by contact 24 is thus not critical and is purely coincidental. Furthermore, as shown in FIGS. 3A to 3C, the photoresist 32 extends beyond the width of the metal layer 20 and overlaps it. This degree of overlap will cause lateral distortion of the photoresist 32 within manufacturing tolerances with respect to the lead pattern formed on the metal F420, so that portions of the photoresist 32 will cover the entire width of the metal F420. is guaranteed. In this overlap, only one of the manufacturing tolerances needs to be accounted for.

フォトレジスト３２が設けられた後、エツチング段階に
より、バリヤ層２２の露出された部分が取り除かれ、よ
って第３Ａ乃至３０図で示されるような構造となる。好
ましい実施態様では再び、乾性のフッ素剤による反応性
イオン・エツチングが用いられ、垂直の壁がバリヤ層２
２に形成され、また金Ｒ）Ｚ２０がエッヂ・スＩ−ツブ
として働く。After photoresist 32 is applied, an etching step removes the exposed portions of barrier layer 22, resulting in the structure shown in FIGS. 3A-30. The preferred embodiment again uses reactive ion etching with a dry fluorochemical agent so that the vertical walls are exposed to the barrier layer 2.
2, and gold R) Z20 acts as an edge stub.

このＪツチング処理の結果として、柱のパターンがバリ
ヤ層２２に形成される。第３Ａ及び３Ｂ図に示されるよ
うに、この柱のパターンは金属層２０の幅以上に延びて
東ならず、金ｒＦＸＦ４２０の境界内に収められる。As a result of this J-cutting process, a pattern of pillars is formed in the barrier layer 22. As shown in FIGS. 3A and 3B, this pillar pattern does not extend beyond the width of the metal layer 20 and is contained within the boundaries of the gold rFXF 420.

第４Δ乃至４Ｃ図は、第３Ａ乃至３Ｃ図で示された構造
が、後Ｉ７ｃする工程段階を経た後の状態を示づ。更に
第４Ａ、４Ｂ、及び４０図はそれぞれ、第３Ａ、３Ｂ、
及び３０図で示されたのと同じ図を示す。社のパターン
がバリヤ層２２に形成された後、フォトレジスト層３２
（第３Ａ乃至３０図参照）は剥がされ、一連のエツチン
グ工程が行われ、第４へ乃至４０図で示す構造を形成す
る。この一連のエツチングの第一の段階では、金属層１
６と２０の露出された部分を取り除く。好ましい実施態
様では、乾性の塩素剤で反応性イオン・エツチングが行
われるので、層１６及び２０の全体が、バリヤＦｉ２２
よりも早くエツチングされる。Figures 4Δ to 4C show the structure shown in Figures 3A to 3C after the process step I7c. Furthermore, FIGS. 4A, 4B, and 40 are respectively 3A, 3B, and 40.
and 30 show the same view as shown in FIG. After the photoresist pattern is formed on the barrier layer 22, the photoresist layer 32 is
(See Figures 3A-30) is stripped and a series of etching steps are performed to form the structure shown in Figures 4-40. In the first stage of this series of etching, the metal layer 1
Remove the exposed parts of 6 and 20. In a preferred embodiment, reactive ion etching is performed with a dry chlorine agent so that layers 16 and 20 are entirely coated with barrier Fi 22.
It gets etched faster than that.

このエツチング段階では、柱のパターンが金属層２０へ
と下に移され、同時にリード線パターンも、金属層１６
へと下に移される。バリヤ層１４と１８は、層１６と２
０のエツチングに対して、それぞれエッチ・ストップと
して働く。During this etching step, the pillar pattern is transferred down to the metal layer 20, and at the same time the lead pattern is also transferred down to the metal layer 16.
It is moved down to. Barrier layers 14 and 18 are layer 16 and 2
Each acts as an etch stop for etching of 0.

次にまた別のエツチング段階が、バリヤ層１４．１８、
及び２２の露出された部分を取り除く。ここでちまた、
乾性のフッ素剤を用いる反応性イオン・エツチング工程
が用いられ、層１６と２０がごくわずかにエツチングさ
れることで、垂直の壁が形成される。このエツチング段
階により、柱のパターンがバリヤ層１８へと下に移され
、よって社パターンが柱の廟２８に形成される。同時に
リード線パターンがバリヤ層１４へと下に移され、よっ
てリード線パターンが下の導電性の層２６に形成される
。加えて、柱またはリード線パターンのどちらにも覆わ
れない絶縁層１２の部分は、このエツチング処理の完了
と共に露出される。絶縁層１２のいくらか部分は、ｆＩ
後のエツチング工程のオーバー・エツチングにより、除
去されるかもしれない。しかしながら、［ｆｌｏのこれ
らの領域でのこの様な除去により、重大な問題は生じな
い。Next, another etching step is performed to remove the barrier layer 14.18.
and remove the exposed portion of 22. Here again,
A reactive ion etching process using a dry fluorine agent is used to negligibly etch layers 16 and 20 to form the vertical walls. This etching step transfers the pillar pattern down into the barrier layer 18, thus forming a pattern in the pillar mausoleum 28. At the same time, the lead pattern is transferred down to the barrier layer 14, thereby forming a lead pattern in the underlying conductive layer 26. Additionally, portions of the insulating layer 12 that are not covered by either the pillars or the lead pattern are exposed upon completion of this etching process. Some portion of the insulating layer 12 has fI
It may be removed by overetching in a later etching step. However, such removal of [flo in these regions does not pose any significant problems.

第５図は、第４Ｂ図で示される装置１０の同じ断面図を
示し、後続する工程段階を示１′。第５図においては、
絶縁物質の層３４が装置１０．Ｌに、好ましくは約２．
３ミクロンの厚さに形成される。FIG. 5 shows the same cross-sectional view of the apparatus 10 shown in FIG. 4B, illustrating subsequent process steps 1'. In Figure 5,
A layer 34 of insulating material is attached to the device 10. L, preferably about 2.
It is formed to a thickness of 3 microns.

この厚さにより、柱の層２８と下の金属層２６は完全に
覆われる。更に好ましい実１＃Ａ態様においては、絶縁
物質３４には、プラズマ・エンハンスＣＶＤＭ化物から
成る誘電体が用いられる。次にフォトレジストのような
物質３６が、スピン・オン技術により、絶縁物質３４上
に被着され、物質３４の上部表面３８の、谷間状の箇所
や平坦ではない部分を満たす。物質３６は、スピン・オ
ン技術の後に、平坦な表面４０が形成されるように選ば
れる。This thickness completely covers the pillar layer 28 and the underlying metal layer 26. In a more preferred embodiment 1#A, the insulating material 34 is a dielectric made of plasma enhanced CVDM compound. A material 36, such as a photoresist, is then deposited onto the insulating material 34 using a spin-on technique to fill the valleys and uneven areas of the upper surface 38 of the material 34. The material 36 is chosen such that a flat surface 40 is formed after the spin-on technique.

加えて物質３６はそのエツチング率が、物質３４のエツ
チング率とほぼ同じになるように選ばれる。次にエッチ
・バック処理では、表面４０が層３４へと下に移され、
第６図に示されるように、層２０の部分を露出する。好
ましい実施態様では、ＣＨＦ　　及び０２、または他の
乾性のフッ素剤で反応性イオン・エツチングを行うので
、層２０はそれほどエツチングされない。フロー率、圧
力、及び雷カレベルを、反応性イＡ、ン・エツチングの
際に調節することで、物質３６及び３４のエツチング率
が１：１となる。好ましい実施態様においては、このエ
ッチ・バック処理の後、約ｉ、ｏ。In addition, material 36 is selected such that its etch rate is approximately the same as the etch rate of material 34. An etch-back process then transfers surface 40 down to layer 34;
As shown in FIG. 6, portions of layer 20 are exposed. In a preferred embodiment, reactive ion etching is performed with CHF and 02, or other dry fluorochemicals, so that layer 20 is not significantly etched. Adjustment of flow rate, pressure, and lightning power level during the reactive ion etch results in a 1:1 etch ratio of materials 36 and 34. In a preferred embodiment, after this etch-back process, about i,o.

ＯオンゲストＯ−ムの層２０が、露出されたままとなる
。The layer 20 of O-on guest O-me remains exposed.

第７図に示されるように、上の導電性の層４２が、平坦
な表面４０上に被着される。この導電性の層４２は、絶
縁物質３４に１ＦなるバリヤＮ？ｉ４４と、層４４に重
なる金属層４６を含む。後続するパターン処理とエツチ
ング処理により、上のＳ電性の層４２にリード線が定め
られ、このリード線は社の層２８と垂直に整合する。As shown in FIG. 7, a top conductive layer 42 is deposited on the planar surface 40. As shown in FIG. This conductive layer 42 provides a barrier of 1F to the insulating material 34. i 44 and a metal layer 46 overlying layer 44 . Subsequent patterning and etching define leads in the overlying S-conducting layer 42 that are vertically aligned with the conductive layer 28.

要約すると本発明は、半導体！ｉＡ置に柱を形成する、
改良された工程を提供する。詳細には、下の導電性の層
のリード線パターンが、Ｋ　ｉ？’１１０．１−、の整
合４１ｍｍで整合され、次に柱のパターンがリード線パ
ターンで整合される。結果として、ＩｙＪ造許容範囲に
より生ずる、最悪の場合の横方向の企みは、リード線、
社、及び整合構造の全てが、それらが接触する構造の、
一つの製造許容範［１１ｉＩＩ限内に止まることを確か
なものとする。In summary, the present invention is a semiconductor! Form a pillar at position iA,
Provide an improved process. In detail, the lead pattern of the underlying conductive layer is K i? '110.1-, alignment 41 mm, and then the pillar pattern is aligned with the lead wire pattern. As a result, the worst-case lateral attempt caused by IyJ construction tolerances is
company, and all of the matching structures of the structures they touch.
Ensure that it remains within one manufacturing tolerance [11iII] limit.

以上、本発明の好ましい実流態様を説明してぎたが、本
発明の範囲内での変更や修正は可能である。例えば、こ
こで述べられた特定の金属が、本発明の工程で使用され
なくても良い。むしろ、特定のエツチング剤と関連して
用いられる場合、エツチング率の相違する、いかなる二
つの菫なる金属システムでも利用され得る。更に、ここ
で述べられた特定の厚さは調整され得るし、またここで
述べられた工程は、半導体装置の異なるレベルにおいて
、繰り返され得る。当業者に明白であるこれらや他の修
正や変更は、本発明の範囲内に含まれるものとする。Although the preferred embodiments of the present invention have been described above, changes and modifications can be made within the scope of the present invention. For example, certain metals mentioned herein may not be used in the process of the present invention. Rather, any two different metal systems with different etching rates can be utilized when used in conjunction with a particular etchant. Additionally, the specific thicknesses described herein may be adjusted and the steps described herein may be repeated at different levels of the semiconductor device. These and other modifications and variations that are obvious to those skilled in the art are intended to be included within the scope of the invention.

以上の説明に関連して、更に以下の項を量水する。In connection with the above explanation, the following items are further explained.

（１）　　金属層を中間の絶縁層を介して、相ｎ接続づ
る方法において、 整合ＩＩ４造を持つ基板上に、電気的に導電性の物質か
ら成る第一及び柱の層を形成し、 ｆＰｌｊ　Ｆｊ第一の層に第一の層のパターンを形成し
、前記署１の層に柱のパターンを形成し、前記第一の層
のパターンは、前記整合構造と整合され、前記柱のパタ
ーンは前記第−の層のパターンと整合され、 前記第一及び柱の層上に、絶縁層を被るし、前記絶縁室
のいくらかの部分を取り除き、前記柱の部分を露出し、
また、 ８Ｉ電性物質の第二の層を、前記柱及び絶縁層上に被る
し、第二の層のパターンを形成し、よって前記柱の層は
前記第一の層を、前記第二の層へと接続することを含む
方法。(1) In a method of phase-n connection of metal layers via an intermediate insulating layer, first and pillar layers made of an electrically conductive substance are formed on a substrate having a matching II4 structure, and fPlj forming a first layer pattern in the Fj first layer; forming a pillar pattern in the first layer; the first layer pattern being aligned with the alignment structure; and the pillar pattern being aligned with the alignment structure; overlaying an insulating layer over the first and pillar layers, removing some portions of the insulation chambers and exposing portions of the pillars, aligned with the pattern of the second layer;
Also, overlaying a second layer of 8I electrically conductive material over the pillars and the insulating layer, forming a pattern of the second layer, such that the pillar layer overlaps the first layer with the second layer. A method involving connecting to layers.

（２）　　前記第１項に記載された方法は更に、前記絶
縁層上にある物質を設ける工程を含み、前２物質はほぼ
平坦な表面を持ち、前記物質のエツチング率は、前記絶
縁層のエツチング率とほぼ等しい。(2) The method described in paragraph 1 above further includes the step of providing a material on the insulating layer, the first two materials having a substantially flat surface, and the etching rate of the material being equal to the etching rate of the insulating layer. Almost equal to etching rate.

（３）　　前記第１項に記載された方法は更に、前記第
一及び打の層がそれぞれ、下にバリヤ層と上に金属層を
含むように形成する工程を含む。(3) The method described in paragraph 1 further includes the step of forming each of the first and second layers to include a lower barrier layer and an upper metal layer.

（４）　　前記第１項に記載された方法は更に、前記柱
の層上にバリヤ層を被着する］工程を含む。(4) The method described in paragraph 1 further includes the step of: depositing a barrier layer on the pillar layer.

（５）　　前記第４項に記載された方法において、前記
第−の層のパターンと柱のパターンを形成する工程は、 前記バリ１７層と柱の層をエツチングして、前記第一の
層のパターンを定め、また、 前記エツチング段階の後、前記柱のパターンを前記バリ
ヤ層と前記柱の層に形成することを含む。(5) In the method described in item 4 above, the step of forming the second layer pattern and the pillar pattern includes etching the burr 17 layer and the pillar layer to form the first layer pattern. forming a pattern of pillars in the barrier layer and the pillar layer after the etching step.

（６）　　前記第１項に記載された方法による製造物。(6) A product produced by the method described in item 1 above.

（１）　　第一及び第二の導電性の層を、中間の絶縁層
を介して相互接続する方法において、整合１ｒｔｉ造を
持つ基板上に、前記第一の導電性の層を形成し、８Ｉ電
性の柱の層は前記第−の層を覆い、またバリヤ層が前記
柱の層を覆い、前記柱とパリＡ１層のいくらかの部分を
取り除き、前記柱及びバリヤ層に第一の層のパターンを
定め、前記第一の層のパターンは前記整合４４造で整合
され、 Ｉｖｉ配バリＶ７Ｖ！Ｉのいくらかの部分を取り除き、
前記バリヤ層に柱のパターンを定め、前記柱のパターン
は前記第一の層のパターンで整合され、前記第一の層の
パターンを前記第一の層へ移し、また前記柱のパターン
を前記柱の層へ移し、前記絶縁層を、前記第一の層上に
形成し、また、前記第二の導電性の層を、前記絶縁及び
柱の層上に形成することを含む方法。(1) In a method of interconnecting first and second conductive layers via an intermediate insulating layer, the first conductive layer is formed on a substrate having a matched 1rti structure; A layer of conductive columns covers the first layer, and a barrier layer covers the layer of columns, removing the columns and some portion of the Pari A1 layer and applying a first layer to the columns and barrier layer. A pattern is determined, and the pattern of the first layer is aligned with the alignment 44 structure, and Ivi distribution burr V7V! remove some part of I,
defining a pattern of pillars in the barrier layer, the pattern of pillars being aligned with the pattern of the first layer, transferring the pattern of the first layer to the first layer; forming the insulating layer on the first layer and forming the second electrically conductive layer on the insulating and pillar layer.

（８）　　前記第７項に記載された方法は更に、前記絶
縁層上にある物質を設置′Ｊる工程を８み、前記物質は
ほぼ平坦な表面を持ち、前記物質のエツチング率は、前
記絶縁層のエツチング率とほぼ等しい。(8) The method described in paragraph 7 above further includes the step of: depositing a material on the insulating layer, the material having a substantially flat surface, and the etching rate of the material being equal to or less than the etching rate of the material. Almost equal to the etching rate of the insulating layer.

（９）　　前記第８項に記載された方法において、前記
絶縁層は、前記第一の層及び柱の層を覆うように、十分
に厚く形成されたプラズマ酸化物である。(9) In the method described in item 8 above, the insulating layer is a plasma oxide formed to be sufficiently thick so as to cover the first layer and the pillar layer.

（１０）前記第８項に記載された方法において、Ｏｆｆ
記物質はフォトレジストであり、また前記物質を設ける
段階は、スピン・Ａン処理を含み、前記フＡトレジスＩ
・を平ｊ１３化する。(10) In the method described in the above item 8, Off
The material is a photoresist, and the step of providing the material includes a spin-A process to form the photoresist I.
・Convert to 13.

（１１）前２第７項に記載された方法は更に、前記第一
及び柱の層がそれぞれ、下にバリヤ層と上に金属層を含
むように形成する工程を合む。(11) The method described in item 7 above further includes the step of forming each of the first and pillar layers to include a barrier layer below and a metal layer above.

（１２）　　前記第７項に記載された方法による製造物
。(12) A product produced by the method described in item 7 above.

（１３）整合構造を持ち、第一のバリヤ層が前記整合構
造を覆い、下の）ｎ電性の層は前記第一のパリ１７層を
覆い、第二のバリヤ層は前記下の導電性の層を覆い、上
の導電性の層は前２第二のバリヤ層を覆い、また第三の
バリヤ層は前記上の）？？１ｉ性の層を覆うような半導
体装置に、４↑を形成する方法にＪ３いて、 Ｎ２第三のバリヤ層、前記上の導電性の層及び前記第二
のバリヤ層に、リード線パターンを定め、前記リード線
パターンは、前記整合ｖｈ造の所定の許容範囲内で、横
方向に行かれ、 前記第三のバリ１７層に柱のパターンを定め、前記柱の
パターンは、前記リード線パターンの前記所定の許容範
囲内で、横方向に賀かれ、前記バリヤ層をエツチングす
ることなく、前記）９電竹の層をすっかりエツチングす
るようなエッヂＶントを用いて、前記上と下の導電性の
層のいくらかの部分を同時にエツチングし、また、前記
、Ｌと下の導電性の層をエッチ・ストップとして用い、
前記第一、第二、及び第三のバリヤ層のいくらかの部分
を、同時にエツチングすること４゜ を含む方法。(13) having a matching structure, a first barrier layer covering the matching structure, a lower n-conductive layer covering the first layer, and a second barrier layer covering the underlying conductive layer; layer, the top conductive layer covers the second barrier layer, and the third barrier layer covers the top layer). ? In a method of forming 4↑ in a semiconductor device covering a 1i conductive layer, a lead wire pattern is defined in the N2 third barrier layer, the upper conductive layer, and the second barrier layer. , the lead wire pattern is traversed in a lateral direction within a predetermined tolerance of the aligned vh construction, and defines a post pattern in the third burr 17 layer, the post pattern being within the predetermined tolerance of the lead wire pattern. The upper and lower conductive layers are etched laterally within the predetermined tolerances using an edge vent that etches the entire layer of electric bamboo without etching the barrier layer. simultaneously etching some portions of L and using the underlying conductive layer as an etch stop;
4. Simultaneously etching portions of the first, second and third barrier layers.

（１４）　　前記第１３項に記載された方法において、
前記エッヂング工程の両方は、反応性イオン・エツチン
グを含み、よってほぼ垂直な壁が、前記エッチング工程
の間に形成される。(14) In the method described in item 13 above,
Both of the etching steps involve reactive ion etching, so that substantially vertical walls are formed during the etching steps.

（１５）前記第１３項に２載された方法による製造物。(15) A product produced by the method listed in item 2 above in item 13.

（１６）半導体Ｖｉ８１０造に関して、柱２８の形成の
工程を説明するものである。最初に半導体装置１０に、
構′？ｉ２４でリード線パターン３０が整合される。次
に柱のパターン３２が、リード線パターン３０で整合さ
れる。これらの二つのパターン３０．３２は次に、半導
体装置の各導電性の層２６．２８へと下に移される。絶
縁層３４が導電性のＦ４２６．２８上に被着され、エッ
チ・バックされ、柱２８の部分を露出する。ｙ９電性の
Ｆ５４２は、露出された柱２８上に設けられる。(16) The process of forming the pillars 28 will be explained regarding the semiconductor Vi810 structure. First, in the semiconductor device 10,
Structure? The lead pattern 30 is aligned at i24. The post pattern 32 is then aligned with the lead wire pattern 30. These two patterns 30.32 are then transferred down to each conductive layer 26.28 of the semiconductor device. An insulating layer 34 is deposited over the conductive F426.28 and etched back to expose portions of the pillars 28. A y9 conductive F542 is provided on the exposed pillar 28.

【図面の簡単な説明】[Brief explanation of the drawing]

第１Ａ図〜第１Ｃ図は本発明による柱の形成の、最初の
段階における半導体装置の部分の断面略図をポリ。 第２Ａ図〜第２Ｃ図は本発明の工程中、第一の中間段階
後の柱の断面略図を示す。 第３Ａ図〜第３Ｃ図は本発明の工程中、第二の中１％１
段階後の柱の断面略図を示す。 第４Δ図〜第４Ｃ図は本発明の工程中、第三の中間段階
後の柱の断面略図を示す。 第５図は柱の製造の第四の中間段階後の、第１Ｂ図、第
２Ｂ図、第３Ｂ図および第４Ｂ図に示される断面図の略
図である。 第６図は、社の製造の第五の中間段階後の、第５図に示
される断面図の略図である。 第７図は、柱の製造の最終段階後の、第５図に小きれる
断面図の略図である。 主な符号の説明 １０：装置 １２：絶縁層 １／１．１８．２２．４４　：バリャ層１６．２０．／
１６：金属層 ２４：コンタクト ２６．２８．４２：導電性の層 ３０．３２：フォトレジスト1A to 1C are schematic cross-sectional views of portions of a semiconductor device at the initial stage of forming pillars according to the present invention. Figures 2A-2C show schematic cross-sectional views of the column after a first intermediate step during the process of the present invention. Figures 3A to 3C show that during the process of the present invention, 1% 1 of the second
Figure 3 shows a schematic cross-section of the column after the stage. Figures 4A to 4C show schematic cross-sectional views of the column after a third intermediate step during the process of the invention. FIG. 5 is a schematic representation of the cross-sectional views shown in FIGS. 1B, 2B, 3B and 4B after a fourth intermediate stage of manufacture of the column. FIG. 6 is a schematic representation of the cross-sectional view shown in FIG. 5 after a fifth intermediate stage of manufacturing the company. FIG. 7 is a schematic representation of the cross-section shown in FIG. 5 after the final stage of manufacture of the column. Explanation of main symbols 10: Device 12: Insulating layer 1/1.18.22.44: Barrier layer 16.20. /
16: Metal layer 24: Contact 26. 28. 42: Conductive layer 30. 32: Photoresist

Claims (1)

【特許請求の範囲】[Claims] （１）金属層を中間の絶縁層を介して、相互接続する方
法において、 整合構造を持つ基板上に、電気的に導電性の物質から成
る第一及び柱の層を形成し、 前記第一の層に第一の層のパターンを形成し、前記柱の
層に柱のパターンを形成し、前記第一の層のパターンは
、前記整合構造と整合され、前記柱のパターンは前記第
一の層のパターンと整合され、 前記第一及び柱の層上に、絶縁層を被着し、前記絶縁層
のいくらかの部分を取り除き、前記柱の部分を露出し、
また、 導電性物質の第二の層を、前記柱及び絶縁層上に被着し
、第二の層のパターンを形成し、よって前記柱の層は前
記第一の層を、前記第二の層へと接続することを含む方
法。(1) A method for interconnecting metal layers via an intermediate insulating layer, comprising: forming first and pillar layers made of an electrically conductive material on a substrate having a matching structure; forming a first layer pattern in the first layer, forming a pillar pattern in the pillar layer, the first layer pattern being aligned with the alignment structure, and the pillar pattern being aligned with the first layer; depositing an insulating layer over the first and pillar layers, removing some portion of the insulating layer and exposing portions of the pillars, aligned with a pattern of layers;
Also, a second layer of conductive material is deposited on the pillars and the insulating layer to form a pattern of the second layer, such that the pillar layer overlaps the first layer with the second layer. A method involving connecting to layers.
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