KR20020011500A - 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 - Google Patents

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 Download PDF

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Abstract

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법이 개시되어 있다. 반도체 기판 상에 산화막, 제1 도전층 및 질화막을 차례로 형성한다. 하나의 마스크를 사용하여 질화막, 제1 도전층 및 산화막을 식각하여 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴을 형성하고, 계속해서 제1 도전층 패턴에 인접한 기판의 상부를 식각하여 트렌치를 형성한다. 트렌치의 내면 상에 화학 기상 증착(CVD) 방법으로 산화막을 증착하여 트렌치 내벽산화막을 형성하여 제1 도전층 패턴의 측벽의 포지티브 프로파일 형성을 방지한다. 트렌치 내벽산화막을 N2O 또는 NO 분위기에서 어닐링하여 기판과 트렌치 내벽산화막 간의 경계에 옥시나이트라이드층을 형성한다. 트렌치를 매립하는 필드 산화막을 형성한다. 트렌치 내벽산화막을 화학 기상 증착 방법으로 형성하여 제1 도전층 패턴의 측벽이 포지티브 기울기를 갖는 것을 방지할 수 있으므로, 후속하는 게이트 식각 공정시 도전성 잔류물이 형성되지 않는다.

Description

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법{Method for Self-Aligned Shallow Trench Isolation and Method of manufacturing Non-Volatile Memory Device comprising the same}
본 발명은 소자분리 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 게이트와 액티브 영역을 동시에 형성하기 위한 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법에 관한 것이다.
고집적 메모리 장치의 제조에 있어서, 셀의 집적도는 메모리 셀의 레이아웃 및 임계 치수의 축소에 따른 상기 레이아웃의 비례축소능력(scalability)에 의해 주로 결정된다. 임계 치수가 서브-마이크론 영역 이하로 축소됨에 따라, 레이아웃의 비례축소능력(scalability)은 제조 공정의 해상도(resolution) 및 설계용 마스크에 의한 얼라인먼트 공차에 의해 제한되어진다. 마스크의 얼라인먼트는 공정시 웨이퍼의 상부에 마스크를 위치시키는 기계적 기술 및 마스크의 상부에 패턴을 일관되게 인쇄하는 기술에 의해 제한된다. 얼라인먼트 공차가 축적되면 어레이의 레이아웃시 미스얼라인먼트 에러가 유발되기 때문에, 칩 설계에서 얼라인먼트 공차를 제어하기 위해서는 얼라인먼트 임계 마스크를 보다 적게 사용하는 것이 바람직하다. 따라서, 소위 "자기정렬(self-aligned)" 공정 단계가 개발되어왔다.
대부분의 고집적 메모리 설계는 어레이 내의 열 방향의 셀들 사이에 소자분리 구조를 요구하므로, 메모리 어레이의 집적도를 증가시키기 위해서는 소자분리 구조의 치수를 최소화는 것이 바람직하다. 그러나, 소자분리 구조의 크기는 소자분리 구조를 형성하기 위한 공정 및 메모리 어레이 내의 구조들에 대한 정렬에 의해 제한된다.
통상적으로, 소자분리 구조는 실리콘 부분 산화법(LOCal Oxidation of Silicon; LOCOS)과 같은 열적 필드 산화 공정을 사용하여 형성된다. LOCOS 소자분리에 의하면, 먼저 실리콘 기판 상에 산화막 및 질화막을 차례로 형성한 후, 질화막을 패터닝한다. 다음에, 패터닝한 질화막을 산화 방지 마스크로 사용하여 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성한다. LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 액티브 영역의 폭이 감소되어 소자의 전기적 특성이 열화된다.
이에 따라, 초고집적 반도체 장치에서는 셸로우 트렌치 소자분리(STI) 구조가 각광받고 있다. STI 공정에 의하면, 실리콘 기판을 식각하여 트렌치를 형성한 후, 트렌치를 채우도록 산화막을 증착한다. 다음에, 산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 트렌치의 내부에 필드 산화막을 형성한다.
상술한 LOCOS 방법이나 STI 방법은 공통적으로 소자분리 영역을 정의하기 위한 마스크 단계와 이 영역에 필드 산화막을 형성하는 단계를 포함한다. 소자분리 구조를 형성한 후에는, 메모리 셀들을 형성하기 위한 마스크 단계들이 수행된다.따라서, 소자분리 구조의 형성에 수반되는 얼라인먼트 공차와 메모리 셀의 레이아웃에 수반되는 얼라인먼트 공차가 결합하여 소자의 동작에 치명적인 영향을 미치는 미스얼라인먼트를 유발하게 된다.
이러한 얼라인먼트 문제를 해결하기 위한 한 방법으로서, 불휘발성 메모리 장치에 있어서 LOCOS 소자분리 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 제시되어 있다. 또한, STI 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 미합중국 특허 제6,013,551호(issued to Jong Chen) 등에 개시되어 있다. 이 방법들에 의하면, 전하의 저장에 사용되는 플로팅 게이트와 액티브 영역이 하나의 마스크를 사용하여 동시에 정의되므로 액티브 영역과 플로팅 게이트 간에 자기정렬을 제공한다.
불휘발성 메모리 장치는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는데, 최근에는 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상부에 층간유전막을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 구조를 갖는다. 이러한 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 층간유전막은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.
도 1a 내지 도 1e는 종래의 자기정렬된 셸로우 트렌치 소자분리를 갖는 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 1a를 참조하면, 실리콘 기판(10) 상에 산화막(11)을 형성한 후, 상기 산화막(11) 상에 제1 폴리실리콘층(13) 및 질화막(15)을 차례로 증착한다. 상기 산화막(11)은 플래쉬 메모리 셀의 터널 산화막, 즉 게이트 산화막으로 제공되고, 상기 제1 폴리실리콘층(13)은 플로팅 게이트로 제공된다. 상기 질화막(15)은 후속하는 화학 기계적 연마 공정시 연마 정지층으로 제공된다.
도 1b를 참조하면, 하나의 마스크를 사용하는 사진식각 공정을 통해 질화막(15), 제1 폴리실리콘층(13) 및 산화막(11)을 식각하여 산화막 패턴(12), 제1 폴리실리콘층 패턴(14) 및 질화막 패턴(16)을 형성한다. 계속해서, 상기 마스크를 사용하여 제1 폴리실리콘층 패턴(14)에 인접한 기판(10)의 상부를 식각하여 트렌치(18)를 형성한다. 즉, 하나의 마스크를 이용한 트렌치 공정에 의해 액티브 영역과 플로팅 게이트를 동시에 정의한다.
도 1c를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하고 누설 전류의 발생을 억제하기 위하여 트렌치(18)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(18)의 바닥면과 측벽을 포함하는 내면 상에 트렌치 내벽산화막(20)이 형성된다.
일반적으로, 산화막의 형성반응은 하기의 식과 같다.
상기 식으로부터 알 수 있듯이, 실리콘(Si) 소오스를 갖는 층으로 산화제가 확산되어 산화가 진행되므로 제1 폴리실리콘층 패턴(14)의 표면, 실리콘 기판(10)의 표면, 제1 폴리실리콘층 패턴(14)과 산화막 패턴(12) 간의 계면, 및 산화막 패턴(12)과 실리콘 기판(10) 간의 계면에서 산화 반응이 일어난다. 이에 반하여, 제1 폴리실리콘층 패턴(14)의 모서리 부위는 다른 부위보다 실리콘 격자의 비율이 상대적으로 적기 때문에 평면에서보다 산화막이 적게 성장하게 된다.
따라서, 제1 폴리실리콘층 패턴(14)과 산화막 패턴(12) 간의 계면 엣지 및 실리콘 기판(10)과 산화막 패턴(12) 간의 계면 엣지에서는 산화에 의한 부피 팽창이 한정되므로, 이들 계면 엣지에서 부피 팽창으로 인한 스트레스가 집중되어 산화제의 확산이 느려짐으로써 산화가 억제된다. 그 결과, 도 2에 도시한 바와 같이, 제1 폴리실리콘층 패턴(14)의 바닥 엣지부분이 외부로 굴곡되면서 제1 폴리실리콘층 패턴(14)의 측벽이 포지티브 기울기(positive slope)를 갖게 된다. 여기서, 측벽이 포지티브 기울기를 갖는다는 것은 에천트에 대하여 측벽이 침식되는 기울기를 갖는다는 것을 의미한다. 즉, 도시한 바와 같이, 질화막 패턴(16)의 바로 아래는 질화막 패턴(16)의 존재에 의해, 산화제의 침투가 억제되어 제1 폴리실리콘층 패턴(14)의 측벽 상부는 네가티브 기울기를 갖게 되지만, 측벽 하부는 바닥 에지부분이 외부로 굴곡되어 메사 구조물의 측벽과 같이 기판 상부 방향에서 도입되는 에천트에 대하여 침식되거나 하부 막질의 저지막으로서 작용하게 되는 포지티브 기울기를 갖게 된다.
도 1d를 참조하면, 트렌치(18)를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 산화막을 형성한 후, 질화막 패턴(16)의 상부 표면이 노출될 때까지 CVD-산화막을 화학 기계적 연마(CMP)에 의해 제거한다. 그 결과, 트렌치(18)의 내부에 필드 산화막(22)이 형성된다.
이어서, 인산 스트립 공정으로 질화막 패턴(16)을 제거한 후, 제1 폴리실리콘층 패턴(14) 및 필드 산화막(22)의 상부에 플로팅 게이트로 사용될 제2 폴리실리콘층을 증착한다. 제2 폴리실리콘층은 제1 폴리실리콘층 패턴(14)과 전기적으로 접촉하며, 후속 공정에서 형성될 층간유전막의 면적을 증가시키는 역할을 한다.
이어서, 사진식각 공정에 의해 필드 산화막(22) 상의 제2 폴리실리콘층을 부분적으로 제거하여 제2 폴리실리콘층 패턴(24)을 형성한 후, 결과물의 전면에 ONO(산화막/질화막/산화막) 층간유전막(26) 및 컨트롤 게이트(28)를 차례로 형성한다. 컨트롤 게이트(28)는 통상 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조로 형성한다.
도 1e를 참조하면, 사진식각 공정에 의해 컨트롤 게이트(28)를 패터닝한 후, 계속해서 노출된 층간유전막(26), 제2 폴리실리콘층 패턴(24) 및 제1 폴리실리콘층 패턴(14)을 건식 식각한다. 그 결과, 메모리 셀 영역에는 제1 폴리실리콘층 패턴(14)과 제2 폴리실리콘층 패턴(24)으로 이루어진 플로팅 게이트(25) 및 컨트롤 게이트(28)를 구비한 스택형 게이트 구조가 형성된다.
이때, 도 1d의 B와 같이 제1 폴리실리콘층 패턴(14)의 측벽 하부가 포지티브 기울기를 갖고 있으므로 건식 식각 공정의 이방성 식각 특성(즉, 수직 방향으로만 식각이 진행되는 특성)에 의해 제1 폴리실리콘층 패턴(14)의 필드 산화막(22)으로 마스킹되어진 부위가 식각되지 않고 남아있게 된다. 따라서, 필드 산화막(22)과 액티브 영역 간의 표면 경계를 따라 라인 형태의 폴리실리콘 잔류물(residue)(14a)이 형성된다. 이 폴리실리콘 잔류물(14a)은 인접한 플로팅 게이트 간에 브리지(bridge)를 형성하여 소자의 전기적 불량(fail)을 유발하게 된다.
따라서, 본 발명의 제1의 목적은 소자의 전기적 불량을 방지할 수 있는 자기정렬된 셸로우 트렌치 소자분리 방법을 제공하는데 있다.
본 발명의 제2의 목적은 플로팅 게이트 측벽의 포지티브 기울기를 방지할 수 있는 불휘발성 메모리 장치의 제조방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래의 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 2는 도 1c의 A 부분의 확대 단면도이다.
도 3a 내지 도 3h는 본 발명에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 4는 도 3d의 C 부분의 확대 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 산화막 패턴
104 : 제1 도전층 패턴 106 : 질화막 패턴
108 : 마스크 패턴 109 : 트렌치
110 : 트렌치 내벽산화막 111 : 옥시나이트라이드층
112 : 갭매립 산화막 124 : 필드 산화막
126 : 제2 도전층 패턴 125 : 플로팅 게이트
128 : 층간유전막 130 : 컨트롤 게이트
상기한 본 발명의 제1의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 질화막을 형성하는 단계; 하나의 마스크를 사용하여 상기 질화막, 상기 제1 도전층 및 상기 산화막을 식각하여 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 도전층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내면 상에 화학 기상 증착(CVD) 방법으로 산화막을 증착하여 트렌치 내벽산화막을 형성하여 상기 제1 도전층 패턴의 측벽의 포지티브 프로파일 형성을 방지하는 단계; 상기 트렌치 내벽산화막을 N2O 또는 NO 분위기에서 어닐링하여 상기 기판과 상기 트렌치 내벽산화막 간의 경계에 옥시나이트라이드층을 형성하는 단계; 및 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법을 제공한다.
상기한 본 발명의 제2의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 산화막용 산화막을 형성하는 단계; 상기 산화막 상에 플로팅 게이트용 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 질화막을 형성하는 단계; 하나의 마스크를 사용하여 상기 질화막, 상기 제1 도전층 및 상기 산화막을 식각하여 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 도전층 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 도전층 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계; 상기 트렌치의 내면 상에 화학 기상 증착(CVD) 방법으로 산화막을 증착하여 트렌치 내벽산화막을 형성하여 상기 제1 도전층 패턴의 측벽의 포지티브 프로파일 형성을 방지하는 단계; 상기 트렌치 내벽산화막을 N2O 또는 NO 분위기에서 어닐링하여 상기 기판과 상기 트렌치 내벽산화막 간의 경계에 옥시나이트라이드층을 형성하는 단계; 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계; 및 상기 제1 도전층 패턴 상에 층간유전막 및 컨트롤 게이트를 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법을 제공한다.
본 발명에 의하면, 트렌치 내벽산화막을 화학 기상 증착 방법으로 형성하여 제1 도전층 패턴의 측벽이 포지티브 기울기를 갖는 것을 방지한다. 따라서, 후속하는 게이트 식각 공정시 도전성 잔류물이 형성되지 않으므로 이웃하는 게이트들이 쇼트되어 소자의 전기적 불량이 유발되는 것을 방지할 수 있다.
또한, 화학 기상 증착 공정 후 N2O 또는 NO 분위기의 어닐링을 실시하여 CVD-산화막을 치밀화(densification)함으로써 누설 전류를 감소시킬 수 있다. 또한, 실리콘 기판과 트렌치 내벽산화막 간의 계면에 옥시나이트라이드층을 형성함으로써 계면 전하 특성을 향상시키고 트렌치에 인접한 액티브 영역으로부터의 도판트 외확산(outdiffusion)을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3a 내지 도 3h는 본 발명에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 3a를 참조하면, 실리콘과 같은 반도체 기판(100) 상에 산화막 또는 옥시나이트라이드막(oxynitride)을 약 50∼100Å의 두께로 얇게 성장시켜 셀 트랜지스터의 게이트 산화막(또는 터널 산화막)으로 사용될 산화막(101)을 형성한다. 이어서, 상기 산화막(101) 상에 플로팅 게이트로 사용될 폴리실리콘 또는 비정질실리콘을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 300∼1000Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 고농도의 N형 불순물로 도핑시킴으로써 제1 도전층(103)을 형성한다.
여기서, 제1 도전층(103)을 비정질상으로 증착하면서 인-시튜 도핑시킬 경우, 후속 공정의 열다발(thermal budget)에 의해 비정질상에서 결정상으로의 결정입자 변화로 그 하부의 게이트 산화막을 열화시킬 수 있다. 따라서, 제1 도전층(103)을 600℃ 이상의 온도에서 결정상으로 인-시튜 도핑하면서 증착하는 것이 위상 변화가 적어 스트레스 측면에서 안정적이다.
이어서, 상기 제1 도전층(103) 상에 저압 화학 기상 증착 방법으로 질화막(105)을 약 1000∼2000Å의 두께로 증착한다. 상기 질화막(105)은 후속하는 화학 기계적 연마 공정시 연마 정지층으로 제공된다.
이어서, 상기 질화막(105) 상에 고온 산화막(high temperature oxide layer)(107)을 저압 화학 기상 증착 방법에 의해 약 500∼1000Å의 두께로 증착한 후, 그 위에 SiON을 저압 화학 기상 증착 방법에 의해 약 200∼800Å의 두께로 증착하여 반사 방지층(anti-reflective layer)(도시하지 않음)을 형성할 수 있다. 상기 반사 방지층은 후속하는 사진 공정시 빛의 난반사를 방지하는 역할을 하며, 후속하는 트렌치 형성공정시 제거된다.
도 3b를 참조하면, 플로팅 게이트를 정의하기 위한 사진식각 공정에 의해 상기 반사 방지층 및 고온 산화막(107)을 건식 식각하여 마스크 패턴(108)을 형성한다. 이어서, 상기 마스크 패턴(108)을 식각 마스크로 이용하여 상기 질화막(105), 제1 도전층(103) 및 산화막(101)을 건식 식각하여 산화막 패턴(102), 제1 도전층 패턴(104) 및 질화막 패턴(106)을 형성한다.
도 3c를 참조하면, 계속해서 상기 마스크 패턴(108)을 이용하여 제1 도전층 패턴(104)에 인접한 기판(100)의 상부를 약 2000∼5000Å 정도의 깊이로 식각하여 트렌치(109)를 형성한다. 이때, 상기에서 임의로 형성된 반사 방지층이 제거되고 상기 마스크 패턴(108)도 소정 두께만큼 식각된다.
결과적으로, 상기 제1 도전층 패턴(104)들은 트렌치(109)에 의해 분리된다. 상기 트렌치(109)의 형성 공정에 의하면, 하나의 마스크를 사용하여 액티브 영역과 플로팅 게이트를 동시에 정의하므로 액티브 영역과 플로팅 게이트 간에 자기정렬이 얻어진다.
도 3d를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하고 후속 공정에서 형성되어질 갭매립 산화막으로부터 실리콘 기판(100)으로의 탄소 또는 도판트들의 이동을 차단하여 누설 전류의 발생을 방지하기 위하여 상기 트렌치(109)의 내면, 즉 바닥면과 측벽 상에 산화막을 화학 기상 증착 방법에 의해 약 20∼300Å의 두께로 증착하여 트렌치 내벽산화막(110)을 형성한다. 구체적으로, 기판(100)을 약 400∼650℃의 온도로 유지되어 있는 화학 기상 증착(CVD) 챔버에 로딩시킨 후, 온도를 약 700∼850℃, 바람직하게는 750℃로 올리고 약 10∼100Pa의 압력에서 실란(SiH4) 가스와 N2O 가스를 공급하여 SiO2막을 약 20∼300Å의 두께로 증착하여 트렌치 내벽산화막(110)을 형성한다. 이때, SiH4가스 대신에 디클로로실란(Si2H2Cl2) 가스를 사용할 수도 있다. 계속해서, 인-시튜로 온도를 약 750∼1000℃, 바람직하게는 850℃로 올리고 N2O 또는 NO 분위기에서 어닐링을 실시하여 약 5∼50Å 두께로 SiO2막을 성장시킨다.
열산화 공정으로 트렌치 내벽산화막을 형성하는 종래 방법에 의하면, 제1 도전층 패턴과 산화막 패턴 간의 계면 엣지에서 산화가 억제되어 제1 도전층 패턴의 바닥 엣지가 외부로 굴곡됨으로써 그 측벽이 포지티브 기울기를 갖게 된다(도 2 참조). 이에 반하여, 본 발명에서는 화학 기상 증착(CVD) 방법으로 트렌치 내벽산화막(110)을 형성하기 때문에, 도 4에 도시한 바와 같이 하지층의 형태에 관계없이 일정 두께로 균일하게 트렌치 내벽산화막(110)이 증착되어 제1 도전층 패턴(104)의 측벽이 변형되지 않는다. 따라서, 제1 도전층 패턴(104)의 측벽이 포지티브 기울기를 갖는 것을 거의 방지할 수 있다. 또한, 트렌치 내벽산화막(110)을 형성한 후 N2O 또는 NO 분위기의 어닐링에 의해 상기 트렌치 내벽산화막(110)을 더욱 치밀화함으로써, 최종적으로 열산화막과 유사한 막 특성을 갖는 CVD-산화막을 얻을 수 있다.
본 발명에 의한 트렌치 내벽산화막(110)은 N2O 또는 NO 분위기의 어닐링에 의해 기판(100)과 트렌치 내벽산화막(110) 간의 계면에 SiOxNy의 옥시나이트라이드층(111)을 갖게 된다. 즉, 상기 N2O 또는 NO 분위기의 어닐링에 의해 기판(100)과 트렌치 내벽산화막(110) 간의 계면에서 질소가 축척(pile up)되면서 옥시나이트라이드층(111)이 형성된다. 상기 옥시나이트라이드층(111)은 기판(100)과의 계면 전하 특성을 향상시키므로, 열산화 공정에 의해 형성되는 산화막과 유사한 막 특성을 갖는 CVD-산화막을 얻을 수 있다. 또한, 상기 옥시나이트라이드층(111)은 후속 열처리 공정에 의해 트렌치(109)에 인접한 액티브 영역으로부터 도판트들이 외확산되는 것을 물리적으로 저지하는 장벽(barrier) 역할을 한다.
여기서, 트렌치 내벽산화막(110)의 증착 공정과 N2O 또는 NO 분위기의 어닐링 공정은 상술한 바와 같이 인-시튜로 진행할 수도 있고, 별도의 반응로에서 진행할 수도 있다. 증착 공정과 어닐링 공정을 별도의 반응로에서 진행할 경우에는 어닐링 온도를 증가시켜 막을 더욱 치밀화시킬 수 있다는 장점이 있다. NO 가스는 N2O 가스에 비해 낮은 온도에서 분해되므로, 어닐링시 NO 가스를 사용하면 어닐링 온도를 낮추면서 막을 치밀화시킬 수 있다는 장점이 있다. 반면에, NO 가스는 유독성 가스(toxic gas)이므로 환경 오염 측면에서는 N2O 가스를 사용하는 것이 유리하다.
도 3e를 참조하면, 트렌치(109)를 채우도록 USG, O3-TEOS USG 또는 고밀도 플라즈마(HDP) 산화막과 같은 갭 매립 특성이 우수한 산화막을 화학 기상 증착 방법에 의해 약 5000Å의 두께로 증착하여 갭매립 산화막(112)을 형성한다. 바람직하게는, SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성한다. 이때, 트렌치(109)의 내부에 균열이나 보이드가 생성되지 않도록 고밀도 플라즈마 산화막의 갭 매립 능력을 향상시켜 트렌치(109)를 매립한다.
이어서, 갭매립 산화막(112) 상에 Si(OC2H5)4를 소오스로 하는 플라즈마 방식에 의해 PE-TEOS로 이루어진 캡핑 산화막(도시하지 않음)을 증착할 수 있다. 또한, 필요한 경우에, 갭매립 산화막(112)을 치밀화(densification)하여 후속하는 세정공정에 대한 습식 식각율을 낮추기 위하여 약 800∼1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링을 실시할 수 있다.
도 3f를 참조하면, 질화막 패턴(106)의 상부 표면까지 상기 갭매립 산화막(112)을 에치백 또는 화학 기계적 연마(CMP) 방법으로 제거하여 상기 트렌치(109)의 내부에 필드 산화막(124)을 형성한다. 이어서, 인산 스트립 공정으로 상기 질화막 패턴(106)을 제거하여 제1 도전층 패턴(104)을 노출시킨다.
도 3g를 참조하면, 불산을 함유한 에천트로 기판을 미리 약 30초 정도 세정하는 공정(pre-cleaning)을 실시한다. 상기 질화막 패턴(106)의 스트립 공정 및 프리-세정 공정으로 인해 필드 산화막(124)이 약 250Å 이상 소모된다.
이어서, 상기 제1 도전층 패턴(104) 및 필드 산화막(124) 상에 폴리실리콘이나 비정질실리콘을 저압 화학 기상 증착 방법에 의해 약 1000∼3000Å의 두께로 증착하고 통상의 도핑 방법에 의해 고농도의 N형 불순물로 도핑시킴으로써, 제1 도전층 패턴(104)에 전기적으로 접촉되는 제2 도전층을 형성한다. 상기 제2 도전층은 후속 공정에서 형성될 층간유전막의 면적을 증가시키기 위해 형성하는 것으로, 가능한 한 두껍게 형성하는 것이 바람직하다. SA-STI 구조의 플래쉬 메모리 셀에 의하면 액티브 영역에 자기정렬되어 형성되는 제1 도전층 패턴(104)의 면적이 기존의 플로팅 게이트 면적보다 작아지므로, 커플링 계수를 높게 유지하기 위하여 제2 도전층을 추가적으로 증착하여 플로팅 게이트의 측벽 높이를 증가시킴으로써 층간유전층의 면적을 크게 만든다.
이어서, 통상적인 사진식각 공정으로 필드 산화막(124) 상의 제2 도전층을부분적으로 제거하여 제2 도전층 패턴(126)을 형성한다. 그러면, 이웃하는 셀의 플로팅 게이트들이 서로 분리된다.
이어서, 결과물의 전면에 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하기 위한 ONO 층간유전막(128)을 형성한다. 예를 들어, 상기 제2 도전층 패턴(126)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후 그 위에 약 130Å 두께의 질화막을 증착하고, 이 질화막을 산화시켜 약 40Å 두께의 제2 산화막을 성장시킴으로써 등가 산화막 두께가 약 100∼200Å인 층간유전막(128)을 형성한다.
이어서, 상기 층간유전막(128) 상에 N+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 컨트롤 게이트(130)를 형성한다. 바람직하게는, 상기 컨트롤 게이트(130)의 폴리실리콘층은 약 1000Å의 두께로 형성하고, 금속 실리사이드층은 약 1000∼1500Å의 두께로 형성한다.
도 3h를 참조하면, 사진식각 공정으로 컨트롤 게이트(130)를 패터닝한 후, 노출된 층간유전막(128), 제2 도전층 패턴(126) 및 제1 도전층 패턴(104)을 차례로 건식식각한다. 그 결과, 메모리 셀 영역에는 제1 도전층 패턴(104)과 제2 도전층(126)으로 이루어진 플로팅 게이트(125) 및 컨트롤 게이트(130)를 구비한 스택형 게이트가 형성된다.
상술한 건식식각 공정시 제1 도전층 패턴(104)의 측벽이 포지티브 기울기를갖고 있지 않으므로, 제1 도전층 패턴(104)의 노출되어진 부위가 완전히 제거되어 필드 산화막(124)과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다.
이어서, 도시하지는 않았으나, 이온주입 공정으로 메모리 셀의 소오스/드레인 영역을 형성한 후 결과물 상에 층간절연막(ILD)을 도포한다. 층간절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성한 후, 콘택홀을 매립하는 콘택 플러그를 형성한다. 이어서, 콘택 플러그와 전기적으로 접촉하는 금속화 층(metallization layer)을 증착하고, 층간절연막(IMD), 비아 및 금속 마스크 등을 사용하여 백-엔드(back-end) 공정을 수행한다.
상술한 바와 같이 본 발명에 의하면, 트렌치 내벽산화막을 화학 기상 증착 방법으로 형성하여 제1 도전층 패턴의 측벽이 포지티브 기울기를 갖는 것을 방지한다. 따라서, 후속하는 게이트 식각 공정시 상기 제1 도전층 패턴의 노출되어진 부위가 완전히 제거되므로 필드 산화막과 액티브 영역 간의 표면 경계에 도전성 잔류물이 형성되지 않는다. 그러므로, 도전성 잔류물에 의해 이웃하는 게이트들이 쇼트되어 소자의 전기적 불량이 유발되는 것을 방지할 수 있다.
또한, 화학 기상 증착 공정 후 N2O 또는 NO 분위기의 어닐링을 실시하여 CVD-산화막을 치밀화함으로써 누설 전류를 감소시킬 수 있다. 또한, 실리콘 기판과 트렌치 내벽산화막 간의 계면에 옥시나이트라이드층을 형성함으로써 계면 전하 특성을 향상시키고 트렌치에 인접한 액티브 영역으로부터의 도판트 외확산을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 질화막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 질화막, 상기 제1 도전층 및 상기 산화막을 식각하여 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 도전층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내면 상에 화학 기상 증착(CVD) 방법으로 트렌치 내벽산화막을 형성하여 상기 제1 도전층 패턴의 측벽의 포지티브 프로파일 형성을 방지하는 단계;
    상기 트렌치 내벽산화막을 N2O 또는 NO 분위기에서 어닐링하여 상기 기판과 상기 트렌치 내벽산화막 간의 경계에 옥시나이트라이드층을 형성하는 단계; 및
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  2. 제1항에 있어서, 상기 제1 도전층은 폴리실리콘 또는 비정질실리콘으로 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  3. 제1항에 있어서, 상기 트렌치 내벽산화막은 700∼850℃의 온도에서 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  4. 제1항에 있어서, 상기 N2O 또는 NO 분위기의 어닐링은 750∼1000℃의 온도에서 수행하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  5. 제1항에 있어서, 상기 트렌치 내벽산화막은 20∼300Å의 두께로 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  6. 제1항에 있어서, 상기 트렌치 내벽산화막을 형성하는 단계와 상기 N2O 또는 NO 분위기의 어닐링 단계는 인-시튜로 수행하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  7. 제1항에 있어서, 상기 트렌치 내벽산화막을 형성하는 단계와 상기 N2O 또는 NO 분위기의 어닐링 단계는 서로 다른 반응로에서 수행하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  8. 제1항에 있어서, 상기 필드 산화막은 상기 트렌치를 매립하면서 상기 질화막패턴을 덮은 갭매립 산화막을 형성하고, 상기 갭매립 산화막을 상기 질화막 패턴의 표면이 노출될 때까지 에치백 또는 화학 기계적 연마로 평탄화시켜 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  9. 반도체 기판 상에 게이트 산화막용 산화막을 형성하는 단계;
    상기 산화막 상에 플로팅 게이트용 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 질화막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 질화막, 상기 제1 도전층 및 상기 산화막을 식각하여 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 도전층 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 도전층 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계;
    상기 트렌치의 내면 상에 화학 기상 증착(CVD) 방법으로 트렌치 내벽산화막을 형성하여 상기 제1 도전층 패턴의 측벽의 포지티브 프로파일 형성을 방지하는 단계;
    상기 트렌치 내벽산화막을 N2O 또는 NO 분위기에서 어닐링하여 상기 기판과 상기 트렌치 내벽산화막 간의 경계에 옥시나이트라이드층을 형성하는 단계;
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계; 및
    상기 제1 도전층 패턴 상에 층간유전막 및 컨트롤 게이트를 차례로 형성하는단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  10. 제9항에 있어서, 상기 제1 도전층은 폴리실리콘 또는 비정질실리콘으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  11. 제9항에 있어서, 상기 트렌치 내벽산화막은 700∼850℃의 온도에서 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  12. 제9항에 있어서, 상기 N2O 또는 NO 분위기의 어닐링은 750∼1000℃의 온도에서 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  13. 제9항에 있어서, 상기 트렌치 내벽산화막은 20∼300Å의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  14. 제9항에 있어서, 상기 트렌치 내벽산화막을 형성하는 단계와 상기 N2O 또는 NO 분위기의 어닐링 단계는 인-시튜로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  15. 제9항에 있어서, 상기 트렌치 내벽산화막을 형성하는 단계와 상기 N2O 또는NO 분위기의 어닐링 단계는 서로 다른 반응로에서 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  16. 제9항에 있어서, 상기 필드 산화막은 상기 트렌치를 매립하면서 상기 질화막 패턴을 덮은 갭매립 산화막을 형성하고, 상기 갭매립 산화막을 상기 질화막 패턴의 표면이 노출될 때까지 에치백 또는 화학 기계적 연마로 평탄화시켜 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  17. 제9항에 있어서, 상기 층간유전막을 형성하는 단계 전에, 상기 제1 도전층 패턴 및 상기 필드 산화막 상에 플로팅 게이트용 제2 도전층을 형성하는 단계, 및 상기 필드 산화막 상의 상기 제2 도전층을 부분적으로 제거하여 제2 도전층 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744942B1 (ko) * 2005-12-14 2007-08-01 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100833434B1 (ko) * 2006-06-30 2008-05-29 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100880307B1 (ko) * 2002-05-29 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 셀의 제조방법
KR20130090601A (ko) * 2012-02-06 2013-08-14 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조 방법

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020091982A (ko) * 2001-06-01 2002-12-11 삼성전자 주식회사 얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리소자 및 그 제조방법
US6693041B2 (en) * 2001-06-20 2004-02-17 International Business Machines Corporation Self-aligned STI for narrow trenches
KR100426487B1 (ko) * 2001-12-28 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
KR100462175B1 (ko) * 2002-02-08 2004-12-16 삼성전자주식회사 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그제조방법
TW527654B (en) * 2002-04-08 2003-04-11 Winbond Electronics Corp Manufacturing method of floating gate for the flash memory
US6716719B2 (en) * 2002-05-29 2004-04-06 Micron Technology, Inc. Method of forming biasable isolation regions using epitaxially grown silicon between the isolation regions
US6696350B2 (en) * 2002-06-13 2004-02-24 Powerchip Semiconductor Corp. Method of fabricating memory device
US6803309B2 (en) * 2002-07-03 2004-10-12 Taiwan Semiconductor Manufacturing Co., Ltd Method for depositing an adhesion/barrier layer to improve adhesion and contact resistance
KR100466312B1 (ko) * 2002-08-07 2005-01-13 삼성전자주식회사 유전막을 갖는 반도체 장치의 제조방법
US6908817B2 (en) * 2002-10-09 2005-06-21 Sandisk Corporation Flash memory array with increased coupling between floating and control gates
JP2004235313A (ja) * 2003-01-29 2004-08-19 Renesas Technology Corp 半導体装置
KR100497603B1 (ko) * 2003-03-17 2005-07-01 삼성전자주식회사 트렌치 소자 분리 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법
KR100478253B1 (ko) * 2003-06-26 2005-03-23 삼성전자주식회사 반도체 소자 형성방법
KR100578656B1 (ko) * 2003-06-30 2006-05-11 에스티마이크로일렉트로닉스 엔.브이. 플래시 메모리 소자의 플로팅 게이트 형성방법
KR100487657B1 (ko) * 2003-08-13 2005-05-03 삼성전자주식회사 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법
KR100702781B1 (ko) * 2003-12-11 2007-04-03 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 제조 방법
US7183153B2 (en) * 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
US7265014B1 (en) * 2004-03-12 2007-09-04 Spansion Llc Avoiding field oxide gouging in shallow trench isolation (STI) regions
CN100568509C (zh) * 2004-09-15 2009-12-09 Nxp股份有限公司 非易失性存储器件的制造方法
US7482223B2 (en) * 2004-12-22 2009-01-27 Sandisk Corporation Multi-thickness dielectric for semiconductor memory
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
US20070050242A1 (en) * 2005-08-23 2007-03-01 Way Out World, Llc Solo-unit system and methods for game augmented interactive marketing
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
KR100829600B1 (ko) * 2006-10-02 2008-05-14 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR100823703B1 (ko) * 2006-11-03 2008-04-21 삼성전자주식회사 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR20080099460A (ko) * 2007-05-09 2008-11-13 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
US7704885B2 (en) * 2007-05-24 2010-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
JP2009004510A (ja) * 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置
JP2009164589A (ja) * 2007-12-12 2009-07-23 Elpida Memory Inc 半導体装置及びその製造方法
US7632736B2 (en) * 2007-12-18 2009-12-15 Intel Corporation Self-aligned contact formation utilizing sacrificial polysilicon
US20100093142A1 (en) * 2008-10-09 2010-04-15 Powerchip Semiconductor Corp. Method of fabricating device
CN102420229A (zh) * 2011-07-12 2012-04-18 上海华力微电子有限公司 金属-绝缘体-金属mos电容器的结构及其制作方法
CN102623319A (zh) * 2012-03-22 2012-08-01 上海华力微电子有限公司 一种制备浮栅的方法
CN103378009B (zh) * 2012-04-27 2015-07-29 南亚科技股份有限公司 制造金属氧化物半导体存储器的方法
TWI559456B (zh) * 2015-06-08 2016-11-21 力晶科技股份有限公司 浮置閘極與非揮發性記憶胞的製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985735A (en) * 1995-09-29 1999-11-16 Intel Corporation Trench isolation process using nitrogen preconditioning to reduce crystal defects
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US6013551A (en) 1997-09-26 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby
US6153480A (en) * 1998-05-08 2000-11-28 Intel Coroporation Advanced trench sidewall oxide for shallow trench technology
TW379409B (en) * 1998-07-06 2000-01-11 United Microelectronics Corp Manufacturing method of shallow trench isolation structure
US6150235A (en) * 2000-01-24 2000-11-21 Worldwide Semiconductor Manufacturing Corp. Method of forming shallow trench isolation structures

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100880307B1 (ko) * 2002-05-29 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 셀의 제조방법
KR100744942B1 (ko) * 2005-12-14 2007-08-01 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100833434B1 (ko) * 2006-06-30 2008-05-29 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
US7629213B2 (en) 2006-06-30 2009-12-08 Hynix Semiconductor Inc. Method of manufacturing flash memory device with void between gate patterns
KR20130090601A (ko) * 2012-02-06 2013-08-14 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조 방법

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