KR200183532Y1 - Clock oscillator - Google Patents

Abstract

본 고안은 클럭발진기에 관한 것으로, 종래의 클럭발진기는 제품코드별로 프로그래밍할 때 각 코드마다 복잡한 외부회로를 부착하여 이용하여야 하는 문제점이 있었다. 본 고안은 이러한 종래의 문제점을 해결하기 위해 멀티플렉서와 지연기를 추가 설치함으로써 셀렉트신호를 선택하기만 하여 원하는 신호를 외부회로의 도움없이 만들 수 있는 클럭발진기를 안출한 것이다.The present invention relates to a clock oscillator, a conventional clock oscillator has a problem that must be used to attach a complex external circuit for each code when programming by product code. The present invention provides a clock oscillator that can provide a multiplexer and delayer to solve the conventional problems by selecting a select signal and making a desired signal without the help of an external circuit.

Description

클럭발진기Clock oscillator

제1도는 종래 클럭발진기의 블럭도.1 is a block diagram of a conventional clock oscillator.

제2도는 제1도에 있어서, 디멀티플렉서의 출력파형도.2 is an output waveform diagram of the demultiplexer in FIG.

제3도는 본 고안 클럭발진기의 회로도.3 is a circuit diagram of a clock oscillator of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 오실레이터 101 : 제1카운터100: oscillator 101: the first counter

102 : 제1멀티플렉서 103 : 제2카운터102: first multiplexer 103: second counter

104 : 디멀티플렉서 105 : 제2멀티플렉서104: demultiplexer 105: second multiplexer

106 : 제3멀티플렉서 107 : 제1지연기106: third multiplexer 107: first delay

108 : 제2지연기 109 : 제4멀티플렉서108: second delay unit 109: fourth multiplexer

110 : 제5멀티플렉서 111 : 플립플롭110: fifth multiplexer 111: flip-flop

본 고안은 클럭발진기에 관한 것으로, 특히 멀티플렉서와 지연기를 추가 설치하여 외부회로를 이용하지 않고도 원하는 신호를 얻을수 있는 클럭발진기에 관한 것이다.The present invention relates to a clock oscillator, and more particularly to a clock oscillator that can obtain a desired signal without using an external circuit by installing a multiplexer and a delay.

종래 클럭발진기는 제1도에 도시된 바와 같이 오실레이터(1)에서 출력되는 기준클럭을 10진카운터(2)를 이용하여 분주시킨 후, 이를 디멀티플렉서(3)를 통해 타이밍포맷에 적당한 신호를 만들었다.The conventional clock oscillator divides the reference clock output from the oscillator 1 using the decimal counter 2, as shown in FIG. 1, and then makes a signal suitable for the timing format through the demultiplexer 3. FIG.

만일, 10MHZ용 오실레이터(1)를 사용했다면 그 기준클럭신호가 10진카운터(2)와 디멀티플렉서(3)를 통해 제2도에 도시된 바와같이 100ns의 타이밍 지연된 10개의 신호가 출력된다.If the 10 MHZ oscillator 1 is used, the reference clock signal is outputted through the decimal counter 2 and the demultiplexer 3 as shown in FIG.

상기 10개의 타이밍 지연된 신호를 플립플롭에 인가하여 원하는 클럭신호를 만든다.The ten timing delayed signals are applied to a flip-flop to produce a desired clock signal.

그러나 이와같은 종래의 클럭발진기는 타이밍 분해능이 작아서(10MHZ 사용시 약 100ns) 원하는 클럭을 만들 수 없으므로 클럭을 만들때 마다 외부회로를 만들어 부착해야 하는 문제점이 있었다.However, such a conventional clock oscillator has a problem that it is necessary to make and attach an external circuit every time a clock is made because the timing resolution is small (about 100 ns when using 10 MHz).

본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 디멀티플렉서를 통해 출력되는 소정 타아밍간격의 출력신호를 멀티플렉서와 지연기와 플립플롭을 이용하여 원하는 신호를 만들 수 있는 클럭발진기를 제공하는데 있다.An object of the present invention is to provide a clock oscillator that can produce a desired signal using a multiplexer, a delayer and a flip-flop output signal of a predetermined timing interval to be output through a demultiplexer to solve such a conventional problem.

상기 본 고안의 목적을 달성하기 위한 클럭발진기는 기준클럭이 카운터와 디멀티플렉서를 통해 소정 타이밍간격의 신호로 출력되면 이를 셀렉트신호에 따라 어느 하나를 선택하여 출력하는 제2 및 제3멀티플렉서와, 상기 제2 및 제3멀티플렉서의 출력신호를 일정 타이밍 간격의 신호로 하여 출력하는 제2 및 제2지연기와, 셀렉트신호에 따라 상기 제2 및 제2지연기의 출력신호중 원하는 어느 하나를 선택하여 플립플롭을 통해 출력하는 제4 및 제5멀티플렉서로 구성한다.In order to achieve the object of the present invention, the clock oscillator includes a second and third multiplexer which selects and outputs any one according to a select signal when a reference clock is output as a signal having a predetermined timing interval through a counter and a demultiplexer. The second and second delayers for outputting the output signals of the second and third multiplexers as signals at predetermined timing intervals, and one of the output signals of the second and second delayers are selected according to the select signal to flip the flip-flop. It consists of the fourth and fifth multiplexers output through.

이하, 본 고안의 작용 및 효과에 관하여 일실시예를 도시한 제3도를 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to Figure 3 showing an embodiment with respect to the operation and effect of the present invention in detail as follows.

제3도는 본 고안의 일실시예도로서, 이에 도시한 바와같이 오실레이터(100)에서 발생한 기준클럭신호를 분주하여 출력하는 제1카운터(101)와, 셀렉트신호(C1A-C1C)에 따라 상기 제1카운터(01)의 출력신호중 어느 하나를 선택하여 출력하는 제1멀티플렉서(102)와, 상기 제1멀티플렉서(102)의 출력신호를 클럭신호로 입력받아 그에 동기된 신호를 출력하는 제2카운터(103)와, 상기 제2카운터(103)의 출력신호를 입력받아 이를 일정한 타이밍간격을 갖는 다수의 신호로 출력하는 디멀티플렉서(104)와, 상기 디멀티플렉서(104)의 출력신호를 입력받아 셀렉트신호(C.SEL11-14)에 의해 그중 어느 하나를 선택하여 출력하는 제2멀티플렉서(105)와, 상기 디멀티플렉서(104)의 출력신호를 입력받아 셀렉트신호(C.SEL15-18)에 의해 그중 어느 하나를 선택하여 출력하는 제3멀티플렉서(106)와, 상기 제2멀티플렉서(105)의 출력신호를 소정 타이밍간격을 가진 신호를 출력하는 제1지연기(107)와, 상기 제3멀티플렉서(106)의 출력신호를 소정 타이밍간격을 가진 신호를 출력하는 제2지연기(108)와, 상기 제1지연기(107)의 출력신호를 셀렉트신호(C.SEL21-23)에 의해 그중 어느 하나를 선택하여 출력하는 제4멀티플렉서(109)와, 상기 제2지연기(108)의 출력신호를 셀렉트신호(C.SEL24-26)에 의해 그중 어느 하나를 선택하여 출력하는 제5멀티플렉서(110)와, 상기 제4 및 제5멀티플렉서(109,110)의 출력신호를 입력받아 그에 따른 신호를 출력하는 플립플롭(111)으로 구성한다.3 is a diagram illustrating an embodiment of the present invention, in which the first counter 101 divides and outputs a reference clock signal generated by the oscillator 100 and the first signal according to the select signals C1A-C1C. The first multiplexer 102 which selects and outputs any one of the output signals of the counter 01, and the second counter 103 which receives the output signal of the first multiplexer 102 as a clock signal and outputs a signal synchronized with the output signal. ), A demultiplexer 104 which receives the output signal of the second counter 103 and outputs the output signal of the second counter 103 as a plurality of signals having a predetermined timing interval, and receives the output signal of the demultiplexer 104. The second multiplexer 105 which selects and outputs any one of them by the SEL11-14 and the output signal of the demultiplexer 104 are received, and any one thereof is selected by the select signal C.SEL15-18. The third multiplexer 106 to output The first delay unit 107 outputs a signal having a predetermined timing interval as an output signal of the second multiplexer 105, and a signal having a predetermined timing interval as an output signal of the third multiplexer 106. A fourth multiplexer 109 which selects and outputs a second delay unit 108 and an output signal of the first delay unit 107 by a select signal C.SEL21-23; Output signals of the second delay unit 108 and the fifth and multiplexers 109 and 110 which select and output any one of them by the select signal C.SEL24-26. It consists of a flip-flop 111 that receives the and outputs a signal accordingly.

이와같이 구성한 본 고안의 작용 및 효과에 관하여 상세히 설명하면 다음과 같다.When described in detail with respect to the operation and effects of the present invention configured as described above.

오실레이터(100)에서 20MHZ의 기준클럭이 출력되면 제1카운터(12진카운터)(101)는 이를 분주하여 50ns 주기의 출력신호(QA-AD)를 내보낸다.When the 20 MHZ reference clock is output from the oscillator 100, the first counter (decimal counter) 101 divides it and outputs an output signal QA-AD having a 50 ns period.

상기 제1카운터(101)에서 출력된 신호(QA-AD)를 입력받은 제1멀티플렉서(102)는 이를 셀렉트신호(C1A-C1C)에 의해 필요한 주기의 신호를 선택하여 출력하는데, 여기서는 DO에 입력된 50ns의 신호를 선택하여 출력한다.The first multiplexer 102 receiving the signals QA-AD output from the first counter 101 selects and outputs a signal having a period required by the select signals C1A-C1C, and here it is input to DO. Selects and outputs the 50ns signal.

상기 제1멀티플렉서(102)의 출력신호를 클럭신호로 입력받은 제2카운터(12진카운터)(103)는 이를 50ns의 주기를 갖는 출력신호(QA-QD)로 내보낸다.The second counter (decimal counter) 103, which receives the output signal of the first multiplexer 102 as a clock signal, outputs the output signal QA-QD having a period of 50 ns.

상기 제1멀티플렉서(102)의 출력신호는 G1단자에 입력받고, 상기 제2카운터(103)의 출력신호(QA-AD)는 단자(A-D)에 입력받은 디멀티플렉서(104)는 이들 50ns의 지연시간을 갖는 신호(T1-T12)를 출력한다.The output signal of the first multiplexer 102 is input to the G1 terminal, and the output signal QA-AD of the second counter 103 is input to the terminal AD. It outputs a signal T1-T12 having

상기 디멀티플렉서(104)의 출력신호(T1-T12)를 입력받은 제2멀티플렉서(105)는 셀렉트신호(C.SEL11-C.SEL14)에 의해 입력된 신호중 어느 하나를 선택하여 출력한다.The second multiplexer 105 which receives the output signals T1-T12 of the demultiplexer 104 selects and outputs any one of the signals input by the select signals C.SEL11-C.SEL14.

마찬가지로, 상기 디멀티플렉서(104)의 출력신호(T1-T12)를 입력받은 제3멀티플렉서(106)는 셀렉트신호(C.SEL15-C.SEL18)에 의해 입력된 신호중 어느 하나를 선택하여 출력한다.Similarly, the third multiplexer 106 that receives the output signals T1-T12 of the demultiplexer 104 selects and outputs any one of the signals input by the select signals C.SEL15-C.SEL18.

상기 제2멀티플렉서(105)의 출력신호를 입력받은 제1지연기(8TAB)(107)와 상기 제3멀티플렉서(108)의 출력신호를 입력받은 제2지연기(8TAB)(108)는 입력된 신호를 5ns의 간격을 가진 8개의 파형을 출력한다.The first delay unit 8TAB 107 receiving the output signal of the second multiplexer 105 and the second delay unit 8TAB 108 receiving the output signal of the third multiplexer 108 are input. The signal outputs eight waveforms at intervals of 5 ns.

상기 제1지연기(107)의 출력신호를 입력받은 제4멀티플렉서(109)는 셀렉트신호(C.SEL21-C.SEL23)에 의해 그중 어느 하나를 선택하여 출력하고, 제2지연기(108)의 출력신호를 입력받은 제5멀티플렉서(110)는 셀렉트신호(C.SEL24-C.SEL26)에 의해 그중 어느 하나를 선택하여 출력한다.The fourth multiplexer 109 receiving the output signal of the first delay unit 107 selects and outputs one of them by the select signals C.SEL21 to C.SEL23, and the second delay unit 108. The fifth multiplexer 110, which receives the output signal of, selects and outputs one of them by the select signals C.SEL24 to C.SEL26.

상기 제4 및 제5멀티플렉서(109,110)의 출력신호는 플립플롭(111)을 통해 원하는 신호로 되어 출력된다.The output signals of the fourth and fifth multiplexers 109 and 110 are output as desired signals through the flip-flop 111.

이상에서 상세히 설명한 바와같이 본 고안은 제품 코드별로 프로그램할 때 셀렉트신호를 이용하여 간단히 원하는 신호를 만들 수 있는 효과가 있다.As described in detail above, the present invention has an effect of simply creating a desired signal using a select signal when programming by product code.

Claims (1)

기준클럭이 카운터와 디멀티플렉서를 통해 소정 타이밍간격의 신호로 출력되면 이를 셀렉트신호에 따라 어느 하나를 선택하여 출력하는 제2 및 제3멀티플렉서와, 상기 제2 및 제3멀티플렉서의 출력신호를 일정 타이밍 간격의 신호로 하여 출력하는 제1 및 제2지연기와, 셀렉트신호에 따라 상기 제2 및 제2지연기의 출력신호중 원하는 어느 하나를 선택하여 플립플롭을 통해 출력하는 제4 및 제5멀티플렉서로 구성한 것을 특징으로 하는 클럭발진기.When the reference clock is output as a signal having a predetermined timing interval through the counter and the demultiplexer, the second and third multiplexers which select and output one of them according to the select signal, and output signals of the second and third multiplexers at predetermined timing intervals. And a fourth and fifth multiplexers for selecting any one of the output signals of the second and second delayers according to the select signal and outputting them through a flip-flop. Clock oscillator characterized by.