JPH11218564A - Timing signal generating circuit - Google Patents
Timing signal generating circuitInfo
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- JPH11218564A JPH11218564A JP10020048A JP2004898A JPH11218564A JP H11218564 A JPH11218564 A JP H11218564A JP 10020048 A JP10020048 A JP 10020048A JP 2004898 A JP2004898 A JP 2004898A JP H11218564 A JPH11218564 A JP H11218564A
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- timing signal
- signal
- fine timing
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＩＣテスタ等の装
置に用いて好適な回路であって、特に発生するタイミン
グ信号のパルス間隔を、パルス毎に変化させるタイミン
グ信号発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit suitable for use in an apparatus such as an IC tester, and more particularly to a timing signal generating circuit for changing a pulse interval of a generated timing signal for each pulse.
【０００２】[0002]
【従来の技術】図６は従来技術によるタイミング信号発
生回路の構成を示すブロック図である。この図におい
て、粗タイミング信号発生手段１は、入力クロック信号
６の整数倍でパルス間隔が変化するパルス信号を粗タイ
ミング信号７として可変遅延回路４に供給する。可変遅
延回路４は粗タイミング信号７を遅延して精タイミング
信号９を発生する。この可変遅延回路４の遅延時間は、
精タイミングデータ５に応じて入力クロック信号６の周
期より短い時間分解能で変化しており、その遅延時間分
解能は精タイミング信号９のパルス間隔の時間分解能と
なっている。2. Description of the Related Art FIG. 6 is a block diagram showing a configuration of a conventional timing signal generating circuit. In this figure, the coarse timing signal generating means 1 supplies a pulse signal whose pulse interval changes at an integral multiple of the input clock signal 6 to the variable delay circuit 4 as a coarse timing signal 7. The variable delay circuit 4 delays the coarse timing signal 7 to generate a fine timing signal 9. The delay time of the variable delay circuit 4 is
It changes with a time resolution shorter than the cycle of the input clock signal 6 according to the fine timing data 5, and the delay time resolution is the time resolution of the pulse interval of the fine timing signal 9.
【０００３】[0003]
【発明が解決しようとする課題】ところで、上述した従
来のタイミング信号発生回路では、パルス間隔の変化す
る粗タイミング信号７を可変遅延回路４で遅延する際
に、パタン効果によるジッタの増加等の原因により、出
力である精タイミング信号９のタイミング精度がとりに
くいという欠点があった。そこで本発明は、このような
事情に鑑みてなされたもので、精度良いタイミング信号
を発生することができるタイミング信号発生回路を提供
することを目的としている。In the conventional timing signal generating circuit described above, when the coarse timing signal 7 whose pulse interval changes is delayed by the variable delay circuit 4, a cause such as an increase in jitter due to a pattern effect is caused. Therefore, there is a disadvantage that it is difficult to obtain the timing accuracy of the output fine timing signal 9. The present invention has been made in view of such circumstances, and has as its object to provide a timing signal generation circuit that can generate a timing signal with high accuracy.
【０００４】[0004]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、少なくとも、入力クロ
ック信号(6)にパルスが入る毎に、レベル変化する粗タ
イミング信号(7)を発生する粗タイミング信号発生手段
(1)と、前記入力クロック信号(6)に同期したタイミング
で、それぞれの位相が異なる多相クロック信号(8)を発
生する多相クロック信号発生手段(2)と、前記粗タイミ
ング信号(7)が”１”である時に、精タイミングデータ
(5)に従って選択した前記多相クロック信号(8)のいずれ
かの相のクロック信号の位相に応じてパルスを発生し、
精タイミング信号(9)として出力する精タイミング信号
発生手段(3)とを備えることを特徴とする。In order to achieve the above object, according to the first aspect of the present invention, at least a coarse timing signal (7) that changes in level every time a pulse is input to the input clock signal (6). Generated coarse timing signal generation means
(1), a multi-phase clock signal generating means (2) for generating multi-phase clock signals (8) having different phases at timing synchronized with the input clock signal (6), and the coarse timing signal (7). ) Is "1", fine timing data
A pulse is generated according to the phase of the clock signal of any one of the multi-phase clock signals (8) selected according to (5),
A fine timing signal generating means (3) for outputting as a fine timing signal (9).
【０００５】上記請求項１に従属する請求項２に記載の
発明によれば、前記精タイミング信号発生手段(3)は、
少なくとも前記粗タイミング信号(7)を一方の入力とす
る複数のアンドゲート(32)と、前記複数のアンドゲート
(32)の各出力をそれぞれのＤ入力とし、前記多相クロッ
ク信号(8)の各相を、それぞれのクロック入力とする個
別のＤフリップフロップ(33)と、前記複数のＤフリップ
フロップ(33)の出力を入力とし、前記精タイミング信号
(9)を出力するオアゲート(34)と、前記精タイミングデ
ータ(5)を入力とし、前記複数のアンドゲート(32)の他
方の入力に前記精タイミングデータ(5)の値に応じて変
化し、ただ一つのみが”１”となるそれぞれ独立の出力
信号を送るデコード回路(31)とを備えることを特徴とし
ている。According to the second aspect of the present invention, the fine timing signal generating means (3) comprises:
A plurality of AND gates (32) having at least the coarse timing signal (7) as one input; and the plurality of AND gates
(32) as the respective D inputs, individual D flip-flops (33) using the respective phases of the multi-phase clock signal (8) as the respective clock inputs, and the plurality of D flip-flops (33 ) As an input and the fine timing signal
An OR gate (34) that outputs (9) and the fine timing data (5) are input, and the other input of the plurality of AND gates (32) changes according to the value of the fine timing data (5). And a decoding circuit (31) for sending independent output signals of which only one becomes "1".
【０００６】また、上記請求項１に従属する請求項３に
記載の発明によれば、前記精タイミング信号発生手段
(3)は、少なくとも前記粗タイミング信号(7)を一方の入
力とする複数のアンドゲート(32)と、前記多相クロック
信号(8)各相をそれぞれの入力とし、前記複数のアンド
ゲート(32)の各出力をそれぞれのイネーブル入力とし、
イネーブル入力への信号が”１”のときに入力にパルス
が送られると、出力に特定のパルス幅のパルスを出力す
る個別のワンショットマルチバイブレータ(35)と、前記
複数のワンショットマルチバイブレータ(35)の出力を入
力とし、前記精タイミング信号(9)を出力するオアゲー
ト(34)と、前記精タイミングデータ(5)を入力とし、前
記複数のアンドゲート(32)のもう一方の入力に前記精タ
イミングデータ(5)の値に応じて変化し、ただ一つのみ
が”１”となるそれぞれ独立の出力信号を送るデコード
回路(31)とを備えることを特徴とする。According to the third aspect of the present invention, the fine timing signal generating means is provided.
(3) a plurality of AND gates (32) having at least the coarse timing signal (7) as one input, and the multi-phase clock signal (8) having respective phases as respective inputs, and the plurality of AND gates (32). 32) each output as an enable input,
When a pulse is sent to the input when the signal to the enable input is "1", a separate one-shot multivibrator (35) that outputs a pulse having a specific pulse width to the output, and the plurality of one-shot multivibrators (35) An output of the fine timing signal (9) as an input, an OR gate (34) for outputting the fine timing signal (9), and the fine timing data (5) as an input, and the other input of the plurality of AND gates (32) A decoding circuit (31) for transmitting an independent output signal which changes in accordance with the value of the fine timing data (5) and in which only one becomes "1" is provided.
【０００７】本発明では、粗タイミング信号発生手段
(1)が入力クロック信号(6)のパルスに応じてレベル変化
する粗タイミング信号(7)を発生し、多相クロック信号
発生手段(2)がこの入力クロック信号(6)に同期したタイ
ミングで、それぞれの位相が異なる多相クロック信号
(8)を発生すると、精タイミング信号発生手段(3)では粗
タイミング信号(7)が”１”である時に、精タイミング
データ(5)に従って選択した前記多相クロック信号(8)の
いずれかの相のクロック信号の位相に応じてパルスを発
生し、精タイミング信号(9)として出力する。すなわ
ち、パルス間隔の変化するタイミング信号を遅延回路で
遅延するという構成に依らず、精タイミング信号(9)を
生成し得るので、従来のように、パタン効果によるタイ
ミング精度の劣化を回避でき、結果、精度良いタイミン
グ信号を発生し得る。In the present invention, a coarse timing signal generating means is provided.
(1) generates a coarse timing signal (7) whose level changes according to the pulse of the input clock signal (6), and the multi-phase clock signal generation means (2) generates the coarse timing signal at a timing synchronized with the input clock signal (6). , Polyphase clock signals with different phases
When (8) is generated, the fine timing signal generating means (3) selects one of the multi-phase clock signals (8) selected according to the fine timing data (5) when the coarse timing signal (7) is "1". A pulse is generated in accordance with the phase of the clock signal of the phase (1), and is output as the fine timing signal (9). In other words, the fine timing signal (9) can be generated without depending on the configuration in which the timing signal whose pulse interval changes is delayed by the delay circuit, so that deterioration of the timing accuracy due to the pattern effect can be avoided as in the related art. , An accurate timing signal can be generated.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施の形態による
タイミング信号発生回路を実施例とし、図面を参照して
説明する。 （１）概略構成 図１は本発明による一実施例の概略構成を示すブロック
図である。この図において、入力クロック信号６は、粗
タイミング信号発生手段１と多相クロック信号発生手段
２にそれぞれ供給される。精タイミングデータ５は、精
タイミング信号発生手段３に供給される。粗タイミング
信号発生手段１は、入力クロック信号６にパルスが供給
される毎に、レベル変化する粗タイミング信号７を発生
して精タイミング信号発生手段３に供給する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a timing signal generating circuit according to an embodiment of the present invention will be described as an example with reference to the drawings. (1) Schematic Configuration FIG. 1 is a block diagram showing a schematic configuration of an embodiment according to the present invention. In this figure, an input clock signal 6 is supplied to a coarse timing signal generating means 1 and a multi-phase clock signal generating means 2, respectively. The fine timing data 5 is supplied to the fine timing signal generating means 3. The coarse timing signal generating means 1 generates a coarse timing signal 7 whose level changes every time a pulse is supplied to the input clock signal 6 and supplies it to the fine timing signal generating means 3.
【０００９】多相クロック信号発生手段２は、入力クロ
ック信号６に同期したタイミングで、それぞれ位相が異
なる多相クロック信号８を発生し、精タイミング信号発
生手段３に供給する。精タイミング信号発生手段３は、
粗タイミング信号７が”１”のとき、精タイミングデー
タ５に応じて選択した多相クロック信号８のいずれかの
相のクロック信号の位相に対応したパルスを発生し、こ
れを精タイミング信号９として出力する。The multi-phase clock signal generating means 2 generates a multi-phase clock signal 8 having a different phase at a timing synchronized with the input clock signal 6 and supplies it to the fine timing signal generating means 3. The fine timing signal generating means 3
When the coarse timing signal 7 is “1”, a pulse corresponding to the phase of the clock signal of any one of the multi-phase clock signals 8 selected according to the fine timing data 5 is generated. Output.
【００１０】（２）具体的構成 次に、図２を参照して精タイミング信号発生手段３の具
体的な構成について説明する。図２において、３１はデ
コード回路、３２−１，３２−２，・・・３２−ｎはそ
れぞれアンドゲートである。３３−１，３３−２，・・
・３３−ｎはＤフリップフロップ、３４はオアゲートで
ある。粗タイミング信号７は、アンドゲート３２−１，
３２−２，・・・３２−ｎの一方の入力端を介して、多
相クロック信号８−１，８−２，８−ｎの各相をそれぞ
れのクロック入力とする複数のＤフリップフロップ３３
−１，３３−２，・・・３３−ｎのＤ入力端にそれぞれ
供給される。デコード回路３１は、精タイミングデータ
５の値に応じて変化し、ただ一つのみが”１”となる、
それぞれ独立の出力信号を精タイミングデータ５をアン
ドゲート３２−１，３２−２，・・・３２−ｎの他方の
入力端にそれぞれ供給する。(2) Specific Configuration Next, a specific configuration of the fine timing signal generating means 3 will be described with reference to FIG. In FIG. 2, 31 is a decode circuit, and 32-1, 32-2,..., 32-n are AND gates. 33-1, 33-2, ...
33-n is a D flip-flop, and 34 is an OR gate. The coarse timing signal 7 is supplied to the AND gate 32-1,
A plurality of D flip-flops 33 each having one of the multiphase clock signals 8-1, 8-2, 8-n as a clock input through one input terminal of 32-2,..., 32-n.
-1, 33-2,..., 33-n. The decode circuit 31 changes according to the value of the fine timing data 5, and only one becomes “1”.
The independent output signals are supplied to the fine timing data 5 to the other input terminals of the AND gates 32-1, 32-2,..., 32-n.
【００１１】次に、図３を参照して上記構成による精タ
イミング信号発生手段３を用いたときの実施例の動作に
ついて説明する。なお、図３（ア）は入力クロック信号
６の波形例を、同図（イ）は粗タイミング信号７の波形
例を、同図（ウ）は精タイミングデータ５の波形例をそ
れぞれ表わしており、さらに、同図（エ）−１，（エ）
−２，（エ）−ｎはそれぞれ多相クロック信号８−１，
８−２，８−ｎの各相の波形を、同図（オ）−１，
（オ）−２，（オ）−ｎはそれぞれアンドゲート３２−
１，３２−２，３２−ｎの出力信号の波形を、同図
（カ）は精タイミング信号９の波形を表わしている。Next, the operation of the embodiment when the fine timing signal generating means 3 having the above configuration is used will be described with reference to FIG. 3A shows a waveform example of the input clock signal 6, FIG. 3A shows a waveform example of the coarse timing signal 7, and FIG. 3C shows a waveform example of the fine timing data 5, respectively. (D) -1 and (d)
−2, (d) -n are the multi-phase clock signals 8-1,
The waveforms of each phase of 8-2 and 8-n are shown in FIG.
(E) -2, (E) -n are AND gates 32-
The waveforms of the output signals 1, 32-2 and 32-n are shown in FIG.
【００１２】まず同図（ア）に図示するように、入力ク
ロック信号６にパルス６１が入り、同図（イ）で粗タイ
ミング信号７が”０”から”１”に変化してアンドゲー
ト３２−１，３２−２，・・・３２−ｎの一方の入力端
に供給された場合、アンドゲート３２−１，３２−２，
・・・３２−ｎの他方の入力端には精タイミングデータ
５に従って選択された、ただ一つのみが”１”、その他
は”０”となる信号が供給される。図３はこの状態にお
ける、アンドゲート３２−１の入力のみが”１”となっ
ている場合を示しており、同図（オ）−１でアンドゲー
ト３２−１の出力が”１”に変化してＤフリップフロッ
プ３３−１のＤ入力に送られ、同図（エ）−１でＤフリ
ップフロップ３３−１のクロック入力である多相クロッ
ク信号８−１にパルスが入ると、Ｄフリップフロップ３
３−１の出力が”１”となりオアゲート３４に送られ、
同図（カ）で精タイミング信号９が”１”となる。First, as shown in FIG. 1A, a pulse 61 is input to the input clock signal 6, and the coarse timing signal 7 changes from "0" to "1" in FIG. -1, 32-2,..., 32-n, the AND gates 32-1, 32-2,.
..., the other input terminal of 32-n is supplied with a signal selected according to the fine timing data 5 and only one of which is "1" and the others are "0". FIG. 3 shows a case where only the input of the AND gate 32-1 is "1" in this state, and the output of the AND gate 32-1 changes to "1" in FIG. When a pulse is input to the D input of the D flip-flop 33-1 and a pulse is input to the multiphase clock signal 8-1 which is the clock input of the D flip-flop 33-1 in FIG. 3
The output of 3-1 becomes "1" and is sent to the OR gate 34.
The fine timing signal 9 becomes "1" in FIG.
【００１３】同図（ア）で、入力クロック信号６にパル
ス６２が入り、同図（イ）で粗タイミング信号７が”
０”に変化してアンドゲート３２−１，３２−２，・・
・３２−ｎへ送られると、同図（オ）−１でアンドゲー
ト３２−１の出力が”０”に変化してＤフリップフロッ
プ３３−１のＤ入力に送られ、同図（エ）−１で多相ク
ロック信号８−１にパルスが入ると、Ｄフリップフロッ
プ３３−１の出力が”０”に変化しオアゲート３４に送
られ、同図（カ）で精タイミング信号９が”０”とな
る。In FIG. 1A, a pulse 62 is input to the input clock signal 6, and in FIG.
0 "and AND gates 32-1, 32-2,...
When it is sent to 32-n, the output of the AND gate 32-1 changes to "0" at (e) -1 in the figure and is sent to the D input of the D flip-flop 33-1. When a pulse enters the multiphase clock signal 8-1 at -1, the output of the D flip-flop 33-1 changes to "0" and is sent to the OR gate 34, and the fine timing signal 9 changes to "0" in FIG. ".
【００１４】次に、同図（ア）で、入力クロック信号６
にパルス６３が入り、同図（イ）で粗タイミング信号７
が”０”から”１”に変化してアンドゲート３２−１，
３２−２，・・・３２−ｎの一方の入力端に供給され
る。この時、精タイミングデータ５が変化してデコード
回路３１の出力信号のうちアンドゲート３２−２への信
号のみが”１”となると、同図（オ）−２でアンドゲー
ト３２−２の出力が”１”に変化してＤフリップフロッ
プ３３−２のＤ入力に送られ、同図（エ）−２でＤフリ
ップフロップ３３−２のクロック入力である多相クロッ
ク信号８−２にパルスが入ると、Ｄフリップフロップ３
３−２の出力が”１”となりオアゲート３４に送られ、
同図（カ）で精タイミング信号９が”１”となる。Next, in FIG.
A pulse 63 is input to the coarse timing signal 7 shown in FIG.
Changes from "0" to "1" and the AND gates 32-1 and 32-1,
32-2,..., 32-n. At this time, when the fine timing data 5 changes and only the signal to the AND gate 32-2 of the output signal of the decode circuit 31 becomes "1", the output of the AND gate 32-2 is shown in FIG. Changes to "1" and is sent to the D input of the D flip-flop 33-2, and a pulse is applied to the multiphase clock signal 8-2 which is the clock input of the D flip-flop 33-2 in FIG. When entering, D flip-flop 3
The output of 3-2 becomes "1" and is sent to the OR gate 34.
The fine timing signal 9 becomes "1" in FIG.
【００１５】同図（ア）で、入力クロック信号６にパル
ス６４が入り、同図（イ）で粗タイミング信号７が”
０”に変化してアンドゲート３２−１，３２−２，・・
・３２−ｎへ送られると、同図（オ）−２でアンドゲー
ト３２−２の出力が”０”に変化してＤフリップフロッ
プ３３−２のＤ入力に送られ、同図（エ）−２で多相ク
ロック信号８−２にパルスが入ると、Ｄフリップフロッ
プ３３−２の出力が”０”に変化しオアゲート３４に送
られ、同図（カ）で精タイミング信号９が”０”とな
る。以上のように、本実施例によれば、パルス間隔の変
化するタイミング信号を遅延回路で遅延するという構成
をとっていないので、パタン効果によるタイミング精度
の劣化を逃れることができ、これ故、従来のものに比し
て、精度良いタイミング信号を発生することが可能にな
る訳である。In FIG. 1A, a pulse 64 is applied to the input clock signal 6, and in FIG.
0 "and AND gates 32-1, 32-2,...
When it is sent to 32-n, the output of the AND gate 32-2 changes to "0" at (e) -2 in the figure and is sent to the D input of the D flip-flop 33-2. When a pulse enters the multiphase clock signal 8-2 at -2, the output of the D flip-flop 33-2 changes to "0" and is sent to the OR gate 34, and the fine timing signal 9 changes to "0" in FIG. ". As described above, according to the present embodiment, since the timing signal whose pulse interval changes is not delayed by the delay circuit, the deterioration of the timing accuracy due to the pattern effect can be avoided. This makes it possible to generate a timing signal with higher accuracy than that of the first embodiment.
【００１６】（３）変形例 次に、図４を参照して精タイミング信号発生手段３の変
形例について説明する。図４において、３１はデコード
回路、３２−１，３２−２，・・・３２−ｎはアンドゲ
ート、３５−１，３５−２，・・・３５−ｎはワンショ
ットマルチバイブレータ、３４はオアゲートである。粗
タイミング信号７は、アンドゲート３２−１，３２−
２，・・・３２−ｎの一方の入力端を介して、多相クロ
ック信号８−１，８−２，８−ｎの各相をそれぞれのク
ロック入力とする複数のワンショットマルチバイブレー
タ３５−１，３５−２，・・・３５−ｎのイネーブル入
力にそれぞれ供給される。(3) Modified Example Next, a modified example of the fine timing signal generating means 3 will be described with reference to FIG. .., 32-n are AND gates, 35-1, 35-2,..., 35-n are one-shot multivibrators, and 34 is an OR gate. It is. The coarse timing signal 7 is supplied to the AND gates 32-1 and 32-
, 32-n via one input terminal of each of the one-shot multivibrators 35-, each phase of which is a clock input of each of the multiphase clock signals 8-1, 8-2, 8-n. , 35-2,..., 35-n.
【００１７】このワンショットマルチバイブレータ３５
−１，３５−２，・・・３５−ｎはイネーブル入力が”
１”である時に入力にパルスが供給されると、出力に特
定のパルス幅のパルスを出力する。デコード回路３１
は、精タイミングデータ５を入力とし、アンドゲート３
２−１，３２−２，・・・３２−ｎの他方の入力端に精
タイミングデータ５の値に応じて変化し、ただ一つのみ
が”１”となる、それぞれ独立の出力信号を供給する。This one-shot multivibrator 35
-1, 35-2,..., 35-n have an enable input of "
When a pulse is supplied to the input when the value is 1 ", a pulse having a specific pulse width is output to the output.
Inputs the fine timing data 5 and inputs the AND gate 3
2-1, 32-2,..., 32-n are supplied with independent output signals which change according to the value of the fine timing data 5 and only one becomes “1”. I do.
【００１８】次に、図５を参照して上記構成による変形
例の動作について説明する。図５（ア）は入力クロック
信号６の波形を、同図（イ）は粗タイミング信号７の波
形を、同図（ウ）は精タイミングデータ５の波形を示し
ており、また、同図（エ）−１，（エ）−２および
（エ）−ｎはそれぞれ多相クロック信号８−１，８−
２，８−ｎの各相の波形を、同図（オ）−１，（オ）−
２および（オ）−ｎはそれぞれアンドゲート３２−１，
３２−２，３２−ｎの出力信号の波形を、同図（カ）は
精タイミング信号９の波形を図示したものである。Next, with reference to FIG. 5, the operation of the modification of the above configuration will be described. 5A shows the waveform of the input clock signal 6, FIG. 5A shows the waveform of the coarse timing signal 7, and FIG. 5C shows the waveform of the fine timing data 5. D) -1, (d) -2 and (d) -n are the multi-phase clock signals 8-1, 8-
The waveforms of each phase of 2, 8-n are shown in FIG.
2 and (e) -n are AND gates 32-1,
The waveforms of the output signals of 32-2 and 32-n are shown in FIG.
【００１９】まず、同図（ア）に示すように、入力クロ
ック信号６にパルス６５が入り、同図（イ）で粗タイミ
ング信号７が”０”から”１”に変化してアンドゲート
３２−１，３２−２，・・・３２−ｎの一方の入力端に
供給され、この時、アンドゲート３２−１，３２−２，
・・・３２−ｎの他方の入力端は精タイミングデータ５
に応じて選択された、ただ一つのみが”１”、その他
は”０”となっている。図５は、アンドゲート３２−１
の入力のみが”１”となっている場合を示しており、同
図（オ）−１でアンドゲート３２−１の出力が”１”に
変化しワンショットマルチバイブレータ３５−１のイネ
ーブル入力に送られ、同図（エ）−１でワンショットマ
ルチバイブレータ３５−１の入力である多相クロック信
号８−１にパルスが入ると、ワンショットマルチバイブ
レータ３５−１は特定のパルス幅のパルスを発生してオ
アゲート３４を介し、同図（カ）に示すように、精タイ
ミング信号９に出力する。First, as shown in FIG. 1A, a pulse 65 is applied to the input clock signal 6, and the coarse timing signal 7 changes from "0" to "1" in FIG. , 32-2,..., 32-n, and at this time, the AND gates 32-1, 32-2,.
... the other input terminal of 32-n is fine timing data 5
, Only one is "1" and the others are "0". FIG. 5 shows an AND gate 32-1.
In FIG. 3E, the output of the AND gate 32-1 changes to "1", and the input of the one-shot multivibrator 35-1 is changed to "1". When a pulse is input to the multi-phase clock signal 8-1 which is the input of the one-shot multivibrator 35-1, the one-shot multivibrator 35-1 generates a pulse having a specific pulse width. It is generated and output to the fine timing signal 9 via the OR gate 34 as shown in FIG.
【００２０】次に、同図（ア）において、入力クロック
信号６にパルス６６が入り、同図（イ）で粗タイミング
信号７が”０”に変化してアンドゲート３２−１，３２
−２，・・・３２−ｎへ送られると、同図（オ）−１で
アンドゲート３２−１の出力が”０”に変化する。さら
に、同図（ア）で入力クロック信号６にパルス６７が入
り、同図（イ）で粗タイミング信号７が”０”から”
１”に変化してアンドゲート３２−１，３２−２，・・
・３２−ｎの一方の入力端に供給される。Next, in FIG. 3A, a pulse 66 is input to the input clock signal 6, and the coarse timing signal 7 changes to "0" in FIG.
,... 32-n, the output of the AND gate 32-1 changes to "0" in FIG. Further, a pulse 67 is input to the input clock signal 6 in FIG. 9A, and the coarse timing signal 7 is changed from “0” to “0” in FIG.
1 "and AND gates 32-1, 32-2,...
It is supplied to one input of 32-n.
【００２１】図５はこのとき精タイミングデータ５が変
化しデコード回路３１の出力信号のうちアンドゲート３
２−２への信号のみが”１”となっている場合を示して
おり、同図（オ）−２でアンドゲート３２−２の出力
が”１”に変化してワンショットマルチバイブレータ３
５−２のイネーブル入力に送られ、同図（エ）−２でワ
ンショットマルチバイブレータ３５−２の入力である多
相クロック信号８−２にパルスが入ると、ワンショット
マルチバイブレータ３５−２は特定のパルス幅のパルス
を発生してオアゲート３４を介し、同図（カ）に示すよ
うに精タイミング信号９に出力する。FIG. 5 shows that the fine timing data 5 changes at this time, and the AND gate 3 of the output signals of the decode circuit 31 is output.
FIG. 2E shows that the output of the AND gate 32-2 changes to "1" and only the signal to the 2-2 changes to "1".
When the pulse is sent to the enable input of 5-2 and the multiphase clock signal 8-2 which is the input of the one-shot multivibrator 35-2 in FIG. A pulse having a specific pulse width is generated and output to the fine timing signal 9 via the OR gate 34 as shown in FIG.
【００２２】そして、同図（ア）において、入力クロッ
ク信号６にパルス６８が入り、同図（イ）で粗タイミン
グ信号７が”０”に変化してアンドゲート３２−１，３
２−２，・・・３２−ｎへ送られると、同図（オ）−１
でアンドゲート３２−１の出力が”０”に変化する。こ
のように、変形例によるタイミング信号発生回路におい
ても、パルス間隔の変化するタイミング信号を遅延回路
で遅延するという構成をとっていないので、パタン効果
によるタイミング精度の劣化を逃れることができ、精度
良いタイミング信号を発生し得る。In FIG. 2A, a pulse 68 is input to the input clock signal 6, and the coarse timing signal 7 changes to "0" in FIG.
2-2,..., 32-n
Changes the output of the AND gate 32-1 to "0". As described above, even in the timing signal generation circuit according to the modified example, since the configuration is not adopted in which the timing signal whose pulse interval changes is delayed by the delay circuit, the deterioration of the timing accuracy due to the pattern effect can be avoided, and the accuracy can be improved. A timing signal may be generated.
【００２３】[0023]
【発明の効果】本発明によれば、パルス間隔の変化する
タイミング信号を遅延回路で遅延するという構成に依ら
ず、精タイミング信号(9)を生成し得るので、従来のよ
うに、パタン効果によるタイミング精度の劣化を回避で
き、結果、精度良いタイミング信号を発生し得る。According to the present invention, the fine timing signal (9) can be generated without depending on the configuration in which the timing signal whose pulse interval changes is delayed by the delay circuit. Deterioration of timing accuracy can be avoided, and as a result, an accurate timing signal can be generated.
【図１】本発明による一実施例の本発明によるタイミン
グ信号発生回路の一実施例の基本構成を示すブロック回
路図である。FIG. 1 is a block circuit diagram showing a basic configuration of one embodiment of a timing signal generating circuit according to the present invention;
【図２】精タイミング信号発生手段の具体的な構成を示
すブロック回路図であるFIG. 2 is a block circuit diagram showing a specific configuration of a fine timing signal generating means.
【図３】動作示すタイムチャートである。FIG. 3 is a time chart showing an operation.
【図４】精タイミング信号発生手段の他の具体的な構成
を示すブロック回路図である。FIG. 4 is a block circuit diagram showing another specific configuration of the fine timing signal generating means.
【図５】図４の構成による精タイミング信号発生手段を
用いたときの本発明によるタイミング信号発生回路の動
作を示すタイムチャートである。5 is a time chart showing the operation of the timing signal generation circuit according to the present invention when the fine timing signal generation means having the configuration of FIG. 4 is used.
【図６】従来のタイミング信号発生回路の構成図であ
る。FIG. 6 is a configuration diagram of a conventional timing signal generation circuit.
１ 粗タイミング信号発生手段 ２ 多相クロック信号発生手段 ３ 精タイミング信号発生手段 ３１ デコード回路 ３２−１，３２−２，・・・３２−ｎ アンドゲート ３３−１，３３−２，・・・３３−ｎ Ｄフリップフロ
ップ ３４ オアゲート ３５−１，３５−２，・・・３５−ｎ ワンショットマ
ルチバイブレータDESCRIPTION OF SYMBOLS 1 Coarse timing signal generation means 2 Polyphase clock signal generation means 3 Fine timing signal generation means 31 Decoding circuits 32-1, 32-2,... 32-n AND gates 33-1, 33-2,. −n D flip-flop 34 OR gate 35-1, 35-2,... 35-n one-shot multivibrator
Claims (3)
ルスが入る毎に、レベル変化する粗タイミング信号(7)
を発生する粗タイミング信号発生手段(1)と、 前記入力クロック信号(6)に同期したタイミングで、そ
れぞれの位相が異なる多相クロック信号(8)を発生する
多相クロック信号発生手段(2)と、 前記粗タイミング信号(7)が”１”である時に、精タイ
ミングデータ(5)に従って選択した前記多相クロック信
号(8)のいずれかの相のクロック信号の位相に応じてパ
ルスを発生し、精タイミング信号(9)として出力する精
タイミング信号発生手段(3)とを備えることを特徴とす
るタイミング信号発生回路。A coarse timing signal (7) whose level changes at least every time a pulse is input to an input clock signal (6).
And a multi-phase clock signal generating means (2) for generating multi-phase clock signals (8) having different phases at timings synchronized with the input clock signal (6). When the coarse timing signal (7) is "1", a pulse is generated according to the phase of the clock signal of any one of the multi-phase clock signals (8) selected according to the fine timing data (5). And a fine timing signal generating means (3) for outputting as a fine timing signal (9).
少なくとも前記粗タイミング信号(7)を一方の入力とす
る複数のアンドゲート(32)と、 前記複数のアンドゲート(32)の各出力をそれぞれのＤ入
力とし、前記多相クロック信号(8)の各相を、それぞれ
のクロック入力とする個別のＤフリップフロップ(33)
と、 前記複数のＤフリップフロップ(33)の出力を入力とし、
前記精タイミング信号(9)を出力するオアゲート(34)
と、 前記精タイミングデータ(5)を入力とし、前記複数のア
ンドゲート(32)の他方の入力に前記精タイミングデータ
(5)の値に応じて変化し、ただ一つのみが”１”となる
それぞれ独立の出力信号を送るデコード回路(31)とを備
えることを特徴とする請求項１記載のタイミング信号発
生回路。2. The fine timing signal generating means (3)
A plurality of AND gates (32) having at least the coarse timing signal (7) as one input; and each output of the plurality of AND gates (32) as a respective D input; Separate D flip-flops with each phase as its own clock input (33)
And the outputs of the plurality of D flip-flops (33) as inputs,
OR gate (34) for outputting the fine timing signal (9)
And the fine timing data (5) as an input, and the fine timing data to the other input of the plurality of AND gates (32).
2. A timing signal generating circuit according to claim 1, further comprising a decoding circuit (31) for sending an independent output signal which changes according to the value of (5) and only one of which is "1". .
少なくとも前記粗タイミング信号(7)を一方の入力とす
る複数のアンドゲート(32)と、 前記多相クロック信号(8)各相をそれぞれの入力とし、
前記複数のアンドゲート(32)の各出力をそれぞれのイネ
ーブル入力とし、イネーブル入力への信号が”１”のと
きに入力にパルスが送られると、出力に特定のパルス幅
のパルスを出力する個別のワンショットマルチバイブレ
ータ(35)と、 前記複数のワンショットマルチバイブレータ(35)の出力
を入力とし、前記精タイミング信号(9)を出力するオア
ゲート(34)と、 前記精タイミングデータ(5)を入力とし、前記複数のア
ンドゲート(32)のもう一方の入力に前記精タイミングデ
ータ(5)の値に応じて変化し、ただ一つのみが”１”と
なるそれぞれ独立の出力信号を送るデコード回路(31)と
を備えることを特徴とする請求項１記載のタイミング信
号発生回路。3. The fine timing signal generating means (3)
A plurality of AND gates (32) having at least the coarse timing signal (7) as one input, and each phase of the multi-phase clock signal (8) as a respective input;
Each output of the plurality of AND gates (32) is used as a respective enable input, and when a pulse is sent to the input when the signal to the enable input is "1", a pulse having a specific pulse width is output to the output. A one-shot multivibrator (35), an OR gate (34) that receives the outputs of the plurality of one-shot multivibrators (35) as input, and outputs the fine timing signal (9), and the fine timing data (5). A decode which sends an independent output signal which changes as an input to the other input of the plurality of AND gates (32) according to the value of the fine timing data (5) and only one becomes "1" The timing signal generating circuit according to claim 1, further comprising a circuit (31).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020048A JPH11218564A (en) | 1998-01-30 | 1998-01-30 | Timing signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020048A JPH11218564A (en) | 1998-01-30 | 1998-01-30 | Timing signal generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11218564A true JPH11218564A (en) | 1999-08-10 |
Family
ID=12016187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020048A Pending JPH11218564A (en) | 1998-01-30 | 1998-01-30 | Timing signal generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11218564A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847243B2 (en) | 2000-07-21 | 2005-01-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| JP2006525750A (en) * | 2003-04-30 | 2006-11-09 | イーストマン コダック カンパニー | Waveform glitch prevention method |
| CN106526270A (en) * | 2016-11-10 | 2017-03-22 | 上海华虹集成电路有限责任公司 | Measurement system |
-
1998
- 1998-01-30 JP JP10020048A patent/JPH11218564A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847243B2 (en) | 2000-07-21 | 2005-01-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| US6900680B2 (en) | 2000-07-21 | 2005-05-31 | Nec Electronics Corporation | Clock controlling method and circuit |
| US6965259B2 (en) | 2000-07-21 | 2005-11-15 | Nec Electronics Corporation | Clock controlling method and circuit |
| US7034592B2 (en) | 2000-07-21 | 2006-04-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| JP2006525750A (en) * | 2003-04-30 | 2006-11-09 | イーストマン コダック カンパニー | Waveform glitch prevention method |
| CN106526270A (en) * | 2016-11-10 | 2017-03-22 | 上海华虹集成电路有限责任公司 | Measurement system |
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