SU1509897A1 - Signature analyzer - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в контрольно-испытательной аппаратуре. Цель изобретени  - повышение достоверности контрол . Сигнатурный анализатор содержит счетчик 1, блок 2 пам ти, формирователь 3 сигнатур, блок 4 индикации, регистр 5, эмиттерный повторитель 6 и коммутатор 7. Устройство позвол ет вы вл ть искажени  анализируемой последовательности внутри такта. 1 з.п. ф-лы, 3 ил.The invention relates to computing and can be used in test equipment. The purpose of the invention is to increase the reliability of the control. The signature analyzer contains a counter 1, a memory block 2, a signature driver 3, an indication block 4, a register 5, an emitter follower 6 and a switch 7. The device can detect distortions of the analyzed sequence inside the clock. 1 hp f-ly, 3 ill.

Description

(/(/

СПSP

ОABOUT

;о;about

0000

;0; 0

vjvj

Фиг.11

Изобретение относитс  к вычислительной технике и может использоватьс  в контрольно-испытательной аппаратуре . The invention relates to computing and can be used in test equipment.

Цель изобретени  - повышение дос- товерности контрол .The purpose of the invention is to increase the credibility of the control.

На фиг.. 1 представлена схема сигнатурного анализатора; на фиг.2 и 3 - временные диаграммы работы анализатора .Fig. 1 shows the signature analyzer circuit; 2 and 3 show timing charts of the analyzer.

Сигнатурный анализатор (фиг.1) содержит счетчик 1, блок 2 пам ти, образующие блок управлени , формирователь 3 сигнатур, блок 4 индикации, регистр 5, эмиттерный повторитель 6, коммутатор 7, блок 8 управлени , информационный 9 и тактовый 10 входы.The signature analyzer (Fig. 1) contains a counter 1, a memory block 2, forming a control block, a signature generator 3, an indication block 4, a register 5, an emitter follower 6, a switch 7, a control block 8, information 9 and clock inputs 10.

Анализатор работает следующим образом.The analyzer works as follows.

Логическа  последовательность, поступаюощ  на информационный вход 9 сигнатурного анализатора, одновременно поступает на информационный вход . регистра 5 и на вход эмиттерного повторител  6. На вход 10 анализатора поступает импульсна  последовательность с частотой в восемь раз выше, . чем частота изменени  логической последовательности . Эта же импульсна  последовательность поступает на вход блока 2, а также на счетный вход счетчика 1 и преобразуетс  им в две импульсные последовательности с час- тотой в два и четыре раза ниже посту-г пшощей, которые подаютс  на адресные входы блока 2. Шина, сигнала начальной установки условно не показана.The logic sequence, which arrives at information input 9 of the signature analyzer, simultaneously enters the information input. register 5 and the input of the emitter follower 6. The input of the analyzer 10 receives a pulse sequence with a frequency of eight times higher. than the frequency of change of the logical sequence. The same pulse sequence is fed to the input of block 2, as well as to the counting input of counter 1, and is converted by it into two pulse sequences with a frequency two and four times lower than the speed of the signals that are fed to the address inputs of block 2. Bus the initial installation is conventionally not shown.

Блок 2 предварительно настраиваетс  таким образом, чтобы на его выходе в каждом такте изменени  входной последовательности по вл лс  один им- пульс синхронизации, причем его местонахождение внутри такта задаетс  при настройке.Block 2 is pre-configured so that at its output in each clock cycle of the input sequence a single synchronization pulse appears, and its location within the clock cycle is set during tuning.

Данные логической последовательности записываютс  в регистр 5 импульсами синхронизации, поступающими с выхода блока 2 на синхронизирующий вход регистра 5. .The logic sequence data is written to register 5 by synchronization pulses, coming from the output of block 2 to the synchronization input of register 5..

Эмнттерный повторитель 6 повтор - ет на выходе тот уровень напр жени , который приложен к его входу. Таким образон, при наличии на входе эмиттерного повторител  6 третьего состо ни  логической последовательности, когда на входе имеют место только токи утечек, на выходе эмиттерного повторител  6 по вл етс  уровень, The emulator repeater 6 repeats at the output the voltage level that is applied to its input. Thus, if there is a third state of logic sequence at the input of the emitter follower 6, when only leakage currents occur at the input, the output of the emitter follower 6 appears

10ten

, с , with

2020

25 30 25 30

,„ , „

3535

5five

5five

кий к нулю источника питани , т.е. логический О. Рассогласование при чтении третьего состо ни  регистром. 5 и эмиттерным повторителем 6  вл етс  исходным дл  определени  его наличи  на входе анализатора.cue to zero power source i. logical O. Disagreement when reading the third state by the register. 5 and the emitter follower 6 is the source for determining its presence at the input of the analyzer.

Логический О и логическа  1 читаютс  регистром 5 и эмиттерным повторителем 6 однозначно.Logic O and logic 1 are read by register 5 and emitter follower 6 unambiguously.

Если в одном из тактов логическа  последовательность искажаетс , то в регистре 5 фиксируетс  ее состо ние на момент поступлени  импульса синхронизации . Так, на фиг.2 показано, что в такте I в регистр 5 записываетс  . логический О.If in one of the clocks the logical sequence is distorted, then in register 5 its state is fixed at the time of the arrival of the synchronization pulse. Thus, it is shown in Fig. 2 that in the time period I in register 5 is written. logical O.

На управл ющий вход коммутатора 7 поступает импульсна  последовательность с частотой в два раза выше частоты логической последовательности, котора  поочередно подключает вход данных формировател  сигнатур к первому входу данных и к второму входу данных коммутатора 7 . При этом, когда на управл ющем входе коммутатора логический О, подключаетс  первый вход данных , коммутатора 7, когда на управл ющем входе коммутатора логическа  1, подключаетс  второй вход данных коммутатора 7.The control input of the switch 7 receives a pulse sequence with a frequency twice as high as the frequency of the logical sequence, which in turn connects the data input of the signature generator to the first data input and to the second data input of the switch 7. In this case, when the logical input O is connected to the control input of the switch, the first data input, switch 7 is connected, and the second data input of the switch 7 is connected to the control input of the switch logical 1.

При наличии на входе сигнатурного анализатора третьего состо ни  логической последовательности (такт Ш, фиг.2) на выходах регистра 5 и эмиттерного повторител  б происходит рассогласование значений, и коммутатор 7 формирует в одном такте логической последовательности два значени  циф-. рового кода (фиг.2).When the third state of the logical sequence (clock W, Fig.2) is present at the input of the signature analyzer, the values mismatch occurs at the outputs of register 5 and emitter follower b, and switch 7 generates two digits in one cycle of the logic sequence. level code (figure 2).

С периодом изменени  импульсной последовательности, поступающей с первого выхода счетчика 1 на синхро.- низирующий вход формировател  3 сигнатур , эти двойные значени  цифрового кода записываютс  в формирователь 3 сигнатур, которые затем передаютс  на входы блока 5 индикации.With a period of change of the pulse sequence coming from the first output of the counter 1 to the syncro-lowering input of the signature generator 3, these double digital code values are written into the signature generator 3, which are then transmitted to the inputs of the display unit 5.

Рассмотрим временные диаграммы работы сигнатурного анализатора при другом расположении импульса синхро-. низации внутри такта (фиг.З).Consider the timing of the signature analyzer at a different location of the sync pulse. nizatsiya inside tact (fig.Z).

Из временных диаграмм видно, что в момент поступлени  импульса синхронизации на синхронизирующий вход регистра 5 уровень логической последовательности , .поступающей на информационный вход регистра 5, соответствует уровню логической 1 и, таким образом , в регистр 5 в первом такте записываетс  логическа  1. Эмиттер- пый повторитель 6 повтор ет входную информацию так же, как и в первом случае, на выходе коммутатора 7 измен етс  вид двоичной последовательности , а следовательно, и-цифровой код, фиксируемый формирователем 3 сигнатур . The timing diagrams show that at the moment of the arrival of the synchronization pulse to the synchronization input of the register 5, the level of the logical sequence, which arrives at the information input of the register 5, corresponds to the level of the logical 1 and, thus, the logical 1 is written to the register 5 in the first clock cycle. the repeater 6 repeats the input information in the same way as in the first case, the output of the switch 7 changes the type of the binary sequence, and hence the i-digital code fixed by the shaper of 3 signatures.

Claims (2)

1. Сигнатурный анализатор, содержащий формирователь сигнатур, блок индикации, входы которого подключены к выходам формировател  сигнатур, отличающийс  тем, что, с целью повышени  достоверности контрол , анализатор содержит блок управлени , эмиттерньй повторитель, регистр и1. A signature analyzer containing a signature driver, a display unit, the inputs of which are connected to the outputs of the signature generator, characterized in that, in order to increase the control accuracy, the analyzer contains a control unit, an emitter follower, a register and коммутатор, выход которого соединен с информационным входом формировател  сигнатур, синхровход которого соединен с первым выходом блока управлени , второй выход которого соединен с управл ющим входом коммутатора , первый и второй информационные входы которого соединены соответственно с выходами регистра и эмиттерн го повторител , информационный вход регистра соединен с входом эмиттер- ного повторител  и информационным входом анализатора, тактовый вход которого соединен с входом блока управлени , третий выход которого соединен с синхровходом регистра. the switch, the output of which is connected to the information input of the signature generator, the synchronous input of which is connected to the first output of the control unit, the second output of which is connected to the control input of the switch, the first and second information inputs of which are connected respectively to the outputs of the register and the emitter follower, the information input of the register is connected with the emitter follower input and the analyzer information input, the clock input of which is connected to the input of the control unit, the third output of which is connected to nhrovhodom register. 2. Анализатор поп.1, отличающийс  тем, что блок управлени содержит счетчик и узел пам ти, причем счетный вход счетчика соединен с первым адресным входом узла пам ти и  вл етс  входом блока, первый и второй разр дный выходы счетчика соединены с вторым и третьим адресными входами узла пам ти и  вл ютс  первы и вторьм выходами блока соответственно , выход узла пам ти  вл етс  третьим выходом блока.2. Analyzer pop. 1, characterized in that the control unit contains a counter and a memory node, wherein the counter input of the counter is connected to the first address input of the memory node and is the input of the block, the first and second discharge outputs of the counter are connected to the second and third The address inputs of the memory node are the first and second outputs of the block, respectively, the output of the memory node is the third output of the block. Такт IТакт Л Такт И Такт WTact I Tact L Tact And T W гаЧГhachg jiljjiRjijijtJiriHjtjiljjiRjijijtJiriHjt I I tillI II I tillI I б. 7. 3b. 7. 3 плpl Физ.ЗFiz.Z